数行のコードで構成される非常に単純な VHDL モジュールがあります。問題は、ビットストリームを生成すると、巨大なビットストリームになってしまうことです。その理由は、ビットストリームが FPGA 上でスタンドアロンで実行できるように、XST が多くの追加情報を追加するためだと思います。
ただし、私の目的のためには、モジュールのビットストリームのサイズだけを余分なビットやピースなしで、vaniall モジュールだけで見ることは興味深いでしょう。ザイリンクス ISE 12.1 にそれを可能にするオプションはありますか。
どうもありがとう、リッチ