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XST ツールを使用して合成されたザイリンクス Virtex 5 FPGA 用に VHDL で記述された、LUT とスライスの非常に特殊な動作を実装しようとしています。ツールに自分の意図を推測させることで自分の行動を実現できるかどうかはわかりません。

Virtex5 での 6 入力 LUT の使用について話しているのですが、CLB にはそのうちの 4 つがあります。

明示的に述べたい: - 1 つの CLB スライス内の 4 つの LUT のそれぞれへの入力 - 4 つの XORCY からの「S」出力を配線する - 「最初の」MUXCY (C0) の入力を指定する - 「4 番目の」MUXCY の出力を配線する(Cn) - CLB の各 LUT の入力を特定の順序で指定できます。これらは明らかにカスケード接続されているためです。

理想的には、すべての入力と出力を含む VHDL で「CLB」をインスタンス化し、これらをマップできるようにしたい..

ドキュメントをかなり詳しく調査しましたが、実際には何も見つかりませんでした

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RLOC および BEL 制約を使用して、目的の動作を実現できる場合があります。VHDL に制約を埋め込むことができます。

VHDL Syntax

Declare the VHDL constraint as follows:
attribute bel : string;

Specify the VHDL constraint as follows:
attribute bel of {component_name| label_name}: {component|label} is {F|G|FFA|FFB|FFC|FFD|FFX|FFY|XORF|XORG|A6LUT|B6LUT|C6LUT|D6LUT|A5LUT|B5LUT|C5LUT|D5LUT}";

詳細は、ザイリンクスの制約ガイドを参照してください。

VHDLの例については、comp.arch.fpga のこの投稿も参照してください。

于 2011-03-02T10:23:54.120 に答える