statistics - Modelsim または Xilinx ISE Project Navigator で Verilog モジュールのタイミングを測定する方法

Question

半加算器モジュールを使用して、4 ビットのキャリー先読み加算器を設計しました。次に、機能的な Verilog 記述を使用して、別の 4 ビット キャリー ルックアヘッド加算器を設計しました。2番目のものはより高速であるはずです。どうすればこれを確認できますか? Modelsim または Xilinx ISE Project Navigator でモジュールの動作速度を確認する方法はありますか。

Answer 1

ISEでサマリータイミングレポートを取得するには、「Implement Design> Place＆Route> Generate Post-Place＆RouteStaticTiming」を実行します。次に、[デザインの概要]>[詳細レポート]>[PAR後の静的タイミングレポート]に移動します。

これにより、少なくともデザインの中で最も遅いパスと全体的な速度が表示されます。詳細が必要な場合は、ISE Timingメニューを参照するか、「trce」コマンドラインツールを参照してください。