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クラス用に書いている VHDL コードがいくつかあります。ただし、合成ツールは cell3、cell2、および cell1 を「デッド」コードとして識別し、合成しません。

何が原因でセル 3,2,1 が合成で削除されるのか、私にはまったくわかりません。私はそれを5回以上レビューし、何人かの人に尋ねましたが、「理由」を見つけることができません.

解決策を探しているのではなく、理由への単なるポインタです。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;



entity multiply is
    Port ( a : in  STD_LOGIC_VECTOR (3 downto 0);
           b : in  STD_LOGIC;
           clk : in  STD_LOGIC;
           rst : in  STD_LOGIC;

           p : out  STD_LOGIC);

end multiply;

architecture Behavioral of multiply is

    component cell_a port(
                s: in std_logic;
                c: in std_logic;
                a: in std_logic;
                b: in std_logic;
                clk: in std_logic;

                c_out: out std_logic;
                s_out: out std_logic);
    end component;

    signal c_s_0: std_logic;    --loopback wire for cell 0 from carry to sum
    signal c_s_1: std_logic;
    signal c_s_2: std_logic;
    signal c_s_3: std_logic;

    signal xfer1_0: std_logic;  --wire between 1 and 0
    signal xfer2_1: std_logic;  --"     2 and 1
    signal xfer3_2: std_logic;      --"     3 and 2


begin

    cell3: cell_a port map(
                                    clk => clk, 
                                    s => c_s_3 , c => '0',   a => a(3), b => b,
                                    c_out => c_s_3, s_out => xfer3_2
                                    );

    cell2: cell_a port map(
                                    clk => clk, 
                                    s => c_s_2 , c => xfer3_2, a => a(2), b => b, 
                                    c_out => c_s_2, s_out => xfer2_1
                                    );

    cell1: cell_a port map(
                                    clk => clk, 
                                    s => c_s_1, c => xfer2_1, a => a(1), b => b, 
                                    c_out => c_s_1, s_out => xfer1_0
                                    );

    cell0: cell_a port map(
                                    clk => clk, 
                                    s => c_s_0 , c => xfer1_0, a => a(0), b => b, 
                                    c_out => c_s_0, s_out => p
                                    );
    process(clk)
    begin
        if(clk'event and clk = '1') then
            if(rst = '1') then
            --reset logic here. Magic happens and the circuit goes to all 0
            end if;
        end if;
    end process;
end Behavioral;
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2 に答える 2

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コードの残りの部分を見ずに提案できるのは、cell_a への「c」入力が使用されていないことです。これにより、cell3/2/1 からのすべての出力が使用されなくなります (したがって、観察可能な結果が生成されないため、デッド コードになります)。 .

乗算器の「p」出力が観測可能であるため、cell0 がインスタンス化されます。

于 2009-02-18T21:16:35.197 に答える
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このブロック「p」の出力は 1 ビットしかないため、セル 1 ～ 3 が合成によって最適化されている可能性があります。

このビットが 0 か 1 かを判断するために、すべてのロジックを完全に評価する必要はありません。

于 2009-02-18T21:16:28.020 に答える