arrays - Verilog の乱数配列

Question

Verilog モジュールへの入力のすべての可能な組み合わせをテストしたいと考えています。ネストされた for ループを使用して配列を作成することで、これらの入力を生成することができました。ただし、配列をランダムな順序で処理したいと考えています。これはどのように行うことができますか、またはすでにランダムな順序になっているすべての可能な入力の配列を生成する方法はありますか?

Answer 1

カードのデッキをシャッフルするなどのテストケースのリストを再配置する場合は、フィッシャー-イェーツシャッフルと呼ばれるアルゴリズムがあります。または、SystemVerilogを使用している場合、ツールはshuffle配列の組み込みメソッドがあることを指摘しました。