ザイリンクスISEでVHDLを使用して、プロジェクトのレジスタ転送ロジックの回路図を生成しています。ISEは、RTLとテクノロジーの回路図を吐き出す前に、いくつかの最適化とゲート削減を行っていることを知っています。私がやりたいのは、これらの回路図面のネットリストをいくつかのファイルにエクスポートして、それを自分のプログラムに使用できるようにすることです。これを行う方法はありますか？私はngcファイルについて読み続けていますが、合成時に生成されたngcファイルの内容はまったく意味がありません。
これまでにこれを行ったことがある場合はお知らせください。これがどのように行われるかを確認したいと思います。ISEで実行できない場合、それを実行できるツールをお勧めできますか？