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For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
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verilog - clk_o2 がここに x があるのはなぜですか?
初期段階で遅延を試みましたが、うまくいきません。Verilog の初心者であり、トレーニングの問題でした。
負のエッジで変更すると、clk_o2 で x が得られます
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vhdl - ベンチ VHDL 信号をテストし、GTKWAVE で表示する方法は?
端末でGHDLを使用してこのVHDLコードをエミュレートしましたが、エラーは発生しませんでしたが、 .vcdファイルをGTKWAVEにインポートすると、信号が表示されませんでした。
設計コード:
編集: VHDL は初めてなので、ご容赦ください。
このクロノグラムを完成させる必要があり ます。デザインコードを掲載しています。そのためのテスト ベンチを作成しようとしましたが、結果は次の とおりです。
テストベンチ:
編集 3: @ user1155120 の詳細な回答のおかげで、私は問題を解決したと思います。
- 手動で CLK 値を宣言する代わりに、適切な関数を作成しました。
- なんらかの理由で、GTKWAVE で内部信号を表示するには、テスト ベンチでも宣言する必要があります。正直、理由はわかりません。
- 設計コードを注意深く調べると、入力
ENは何らかの有効化プロパティを参照しているようであり、コードENは が true の場合にのみ実行されるため、テスト ベンチで値 1 を指定しました。また、これif EN = '1' thenは冗長なようで、 sinceENは常に 1 である必要はありません。私はそのままにしておきました。
新しいデザインコード:
テストベンチ:
GTKWAVE の結果(すべての信号は宿題で必要に応じて表示されます)
