問題タブ [synopsys-vcs]

ケイデンス用語のスナップショットのように、RTL モジュールの完全にコンパイルされたスタンドアロン バージョンを作成し、後でこのコンパイルされたモジュールをテストベンチにインスタンス化することはできますか? 最終的に、別のコンパイル手順を実行して、最初に提供されたスナップショットを含む最終スナップショットを作成しますが、現在はテストベンチでインスタンス化されています。

もしそうなら、これを有効にするために元のスナップショットをコンパイルする際に特別な考慮事項はありますか?また、そのようなコンパイル済みオブジェクトをテストベンチ内でどのようにインスタンス化しますか?

SystemVerilog のアサーションを使用して、VHDL で記述されたデザインを検証しようとしています。ただし、未定義のシグナル「X」があると問題が発生しました

たとえば、コンパレータのコードは次のとおりです。

そして主張

Comp_int1 と Comp_int2 が定義済みの値を持っている場合、それらの 1 つが未定義の値を持っていてもシミュレーションは正常に動作しますが、両方の信号が未定義の値を持っているとエラーが発生します。例:

Comp_int1= 48xx_xxxx; Comp_int2=47xx_xxxx ==>等しい = 1

ビットごとに比較すると思うので、Equal は '0' である必要があります 合成後の信号の動作または未定義信号の背後にあるロジックを説明している本または Web サイトを知っている場合は、コメントに入れていただければ幸いです。

ありがとうございました