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通常、送信機用の畳み込みエンコーダーを設計する場合、メッセージの送信後にエンコーダーをゼロ状態に戻すために、ある種の終了メカニズムが適用されます。これは、多くの場合、送信されたメッセージに末尾のシーケンスを追加することによって行われます。たとえば、フィードバックのない畳み込みエンコーダの場合、特定の数 (n) のゼロです。この方法では、エンコーダをすべてゼロの状態に戻すのに n クロック サイクルかかります。
一方、たとえば HDL で畳み込みエンコーダを実装する場合、このゼロ状態へのリセットは、エンコーダのすべての (シフト) レジスタを単純にリセットすることによっても実現できます。そうすれば、わずか 1 クロック サイクル後にゼロ状態に到達できます。
文献では、2 番目の方法について言及している人を見たことがなく、その理由は何なのか疑問に思っていました。

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マシンの状態がシフト レジスタの内容のみによって決定される場合、これはもっともらしいことです。ただし、一部の効率的なシフト レジスタの実装では、レジスタをゼロにリセットすることはできません。シフト レジスタ マクロにはリセット ピンがありません。それらをゼロでフラッシュする必要があります。

そのため、これの一部はハードウェアの制限の結果である可能性があります。パイプライン処理されたデータを使用するザイリンクス デザインで、この問題に遭遇したことがあります。

于 2013-01-10T17:23:22.877 に答える