奇妙な問題が発生しました。一部のワイヤが設計に接続されていません。
簡単なレジスタ ファイルを作成しようとしています (Xilinx ISE を使用しています)。このレジスタ ファイルには 32 個のレジスタが含まれており、それぞれが 32 ビット サイズです。レジスタ ファイルには、読み取り選択用の 2 つの MUX (並列の 2 つの読み取り) と、書き込み選択用のデコーダがあります。各レジスタから 2 つの MUX に信号を接続しようとすると、MUX の 1 つだけに接続された RTL に信号が表示されます。たとえば、 signalreg2outを の出力としreg2ます。reg2outのピンに接続しI1、 のピンに再度mux1接続します。次に、RTL は 2 番目のマルチプレクサが正しく接続されていることを示していますが、最初のマルチプレクサには入力もセレクタも出力も接続されていません。次の画像は RTL を示しています。
reg2outI1mux2
注記: ISE は合成時に次の警告を生成します。
「WARNING:Xst:1348 - Unit Mux is merged (output interface has tristates)」
わかりません。
メイン モジュール ソース「RegisterFile.vhd」は、ここにあります。新しい信号の追加、レジスタ出力の D-FF への格納、レジスタ出力のプロセス変数への格納など、多数の修正を試みました。そして問題はまだ存在しています。このデザインには、「dec.vhd」および「mux.vhd」という 2 つのファイルが含まれています。これらのモジュールの設計は正しいと思います。
どうすれば問題を解決できますか? むしろISEのバグですか？