vhdl - マスター モデル コマンド インターフェイスのステート マシンを理解する方法は?

Question

このマスター モデル コマンド インターフェイス ステート マシンの意味を誰か説明してもらえますか?

Virtex-5 FPGA を使用してカスタム IP をデザインに追加しようとしています。これは、USERLOGIC セクションで確認できます。これが何を意味するのか、私にはほとんど理解できません。