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VHDL IP の systemverilog カバー グループを作成しています。私の計画は、VHDL IP の内部信号にアクセスできると仮定した別の SV コードを作成することです。その後、コードの SV セグメントがシミュレータによって VHDL で自動的にインスタンス化されるように、バインドを行います。間違っている場合は修正してください。以前はバインディングを使用したことがありませんでした。

始める前に、バインドがどのように機能するかを確認しようとして、それをテストするための小さなプログラムを作成しました。ここにあります...

test_bind.sv

module test_bind(input clk, input enable);
   initial @(posedge clk) $display("binding worked!!");
endmodule
bind my_vhdl_module test_bind instance_test_bind(clk, enable);

今、コンパイルしようとすると、次のエラーが発生します。

  Following verilog source has syntax error :
  "test_bind.sv", 5: token is 'test_bind'
   bind my_vhdl_module test_bind instance_test_bind(clk, enable);
                                ^

my_vhdl_module は単純な vhdl src コードです。my_vhdl_module の非常に単純な verilg 版でも同じことを試みましたが、同じエラーが発生しました。単純なバグのように見えるので、ばかげているように感じますが、まだ理解できませんでした。これに関するコメントは本当に役に立ちます。

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SystemVerilog にどれくらい慣れていますか? VHDL を使用している場合は、OSVVM を参照してください: http://www.osvvm.org および http://www.synthworks.com/blog/osvvm/

于 2013-11-02T16:22:35.067 に答える