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ねえ、私はザイリンクスの経験がほとんどありません。間もなく予定されているデジタルロジックコースのグループプロジェクトがあります。そこでは、ザイリンクスのシミュレーションを担当することになっていたパートナーが私を救済することにしました。だからここで私は最後の最後にそれを理解しようとしています。

いくつかのJKフリップフロップを使用して同期カウンターを設計しました。FJKCのCLK入力を定義する必要があります。

正しい回路図面を作成しましたが、クロック入力を定義する方法がわかりません。

助けていただければ幸いです。そうです、これは宿題です。基本的なザイリンクスのドキュメント/チュートリアルをオンラインで見つけることができず、正直なところ、IDE全体を学ぶ時間がありません。

VHDLを使用しています

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次のようなサンプル デバイスがあるとします。

ENTITY SampleDevice IS 
    PORT 
    ( 
        CLK : IN std_logic
    );
END SampleDevice;

FPGA の実際のクロック入力に CLK 信号を接続するには、それをトップ モジュールとして設定し、次のエントリを含む UCF ファイルを作成する必要があります。

NET "CLK"  LOC = "P38";

P38は、Xilinx Spartan 3 XC3S200 のクロック入力です。

于 2010-05-20T13:46:47.633 に答える
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この例を確認してください。

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;    -- for the unsigned type

entity counter_example is
generic ( WIDTH : integer := 32);
port (
  CLK, RESET, LOAD : in std_logic;
  DATA : in  unsigned(WIDTH-1 downto 0);  
  Q    : out unsigned(WIDTH-1 downto 0));
end entity counter_example;

architecture counter_example_a of counter_example is
signal cnt : unsigned(WIDTH-1 downto 0);
begin
  process(RESET, CLK) is
  begin
    if RESET = '1' then
      cnt <= (others => '0');
    elsif rising_edge(CLK) then
      if LOAD = '1' then
        cnt <= DATA;
      else
        cnt <= cnt + 1;
      end if;
    end if;
  end process;

  Q <= cnt;

end architecture counter_example_a;

ソース

于 2010-05-03T17:12:22.193 に答える