vhdl - 信号値を unitialized に設定しても問題ありませんか?

Question

現在行っている VHDL コードで何かを達成するには:

tmpOutput <= "UUUUUUUU";

それは完全に何か間違っていると見なされますか？また、これはデザインを合成するときに問題を引き起こす可能性がありますか?

どうもありがとう！