verilog - スキューを追加してタイミングを改善する

Question

デザインの動作周波数を改善したいと考えています。レジスタ間のタイミング解析で、組み合わせ要素に多くの遅延が見られました。これは回路のタイミングに影響を与えており、観測されたスラックは約 -0.3ns です。デスティネーション レジスタに約 3ns のスキューを追加できるかどうか疑問に思っていました (遅延を導入したり、クロック ツリーにバッファを追加したりするようなものです)。このノード)。これが可能であれば、synopsys で使用する必要があるコマンドを使用したいと思います。

ありがとう

Answer 1

あなたが探しているものは有用なスキューと呼ばれます。これを参照してください: http://www.slideshare.net/miaofei/snug-presentation-final4

と

http://rd.springer.com/chapter/10.1007/0-306-47823-4_8#page-1