verilog - 2 クロック分周と対応するリセット生成

Question

私の質問は、合成可能な 2 クロック分周の生成と、verilog での対応するリセットの使用についてです。

Verilog を使用して、以下のように 2 クロック分周を生成できます。

module frquency_divider_by2(
  input      rst_n,
  input      clk_rx,
  output reg clk_tx
);

always @ (posedge clk_rx) begin
  if (~rst_n) begin
    clk_tx <= 1'b0;
  end
  else begin
    clk_tx <= ~clk_tx;
  end
end

endmodule

私の質問は、rst_n を使用して対応するリセット (clk_tx を使用してフロップで使用される) を生成する方法です。

誰でも同じことで私を助けることができますか？

私はあなたの助けに感謝します