vhdl - ザイリンクスで Assert ステートメントをテスト中にエラーが発生しました

Question

現在、このエラーが発生しています

エラー: HDLCompiler:1731 - 行 ...: 演算子 "=" の '0' 定義が見つかりました。"=" のオーバーロードされた正確な一致定義を特定できません

以下に示す最後の 2 つの Assert ステートメント (PulseOutput および IsCounting) について。等号は好きではありませんが、1 ビットの信号値をどのようにテストしますか? その上のアサート (CountTemp) はエラーを受け取りません。何か案が？！

signal CountTemp : std_logic_vector(15 downto 0) := (others => '0');
signal PulseOutput  : std_logic;
signal IsCounting  : std_logic;
--------------------------------------------------------------
stim_proc:process
begin       
    SystemClear <= '1';
   -- hold reset state for 10 ns, then test 3 signals, then hold for additional 10 ns
   wait for 10 ns;
    assert (CountTemp = X"0000") report "CountTemp should equal 0 when System Clear is active" severity ERROR;
    assert (PulseOutput = 0) report "PulseOutput should equal 0 when System Clear is active" severity ERROR;    
    assert (IsCounting = 0) report "IsCounting should equal 0 when System Clear is active" severity ERROR;  
    wait for 10 ns;