単純な 32 ビットの 2 進数の除算を含む効率的な FPGA プロジェクト (ASIC デザインに向けて) を作成する方法を研究していました。
これを行う最も迅速な方法は、複雑な除算ロジックを生成するよりも LUT (ルックアップ テーブル) を使用することであることがわかりました。それは問題ありませんが、ASIC について考えるとき、内部にデジタル ロジックを備えた物理的なマイクロチップを想像します。分割を生成するために内部にテーブル全体を配置することは想像できません。FPGAにはオンチップメモリなどを含む多くのリソースがあるため、それが理にかなっていることは理解できますが、決定的なASICではそうではありません。
私の質問は、LUT は実際に ASIC デザインで合成可能ですか? 割り算が必要なチップは、実際にこうして作られているのでしょうか。
また、LUTは分割モジュールを作成するよりも少ない領域を消費しますか??
私はこれについてかなり初心者です。あなたの意見に感謝します。