system-verilog - Systemverilog 関数合成 - 自動 vs 静的

Question

組み合わせ論理合成 (シミュレーションではない) のコンテキストで: 関数を自動として宣言する必要があるのはいつですか? 関数を static として宣言する必要があるのはいつですか?

Answer 1

関数は、ライフタイムを指定して宣言しないでくださいstatic。関数がデフォルトで自動になり、明示的に static と宣言する必要がある場合はありません。（とにかく、これはクラスメソッドでは違法です）。

再帰的に呼び出され、引数が上書きされないように、関数を自動有効期間で宣言する必要がある場合があります。

これは、私の DVCon2021 論文「SystemVerilog 変数の寿命」の主題の一部です。