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2 つの 8 ビット入力 (a と b) と 1 つの 2 ビット入力 (sel) を持つ、eightbit palu という Verilog モジュールを作成します。このモジュールの出力は、8 ビット信号 f と 1 ビット信号 ovf です。これらの出力の値は、操作を決定する sel 信号の値に基づいて変更する必要があります。

上記の割り当てがあり、これまでのところ verilog にあるものは次のとおりです。

私は Verilog を初めて使用するので、これが正しいかどうか、またはオーバーフロー値についてどうすればよいかわかりません。ヒント/提案はありますか？

タイトルに記載されているモジュールの作成を依頼する課題があります。2 つの入力を加算、減算、AND、および XOR し、必要なフラグを設定する必要があります。割り当ては 100% 明確ではありませんでしたが、オーバーフロー フラグによって他のすべてが無効になると想定しているため、32 ビットの結果を超えるものについて心配する必要はありません。私の問題は、何を試しても設定されないように見えるゼロフラグとオーバーフローフラグにあります。オンラインで見つけたいくつかの方法をまとめましたが、それらの方法が間違っているのか、コーディングが間違っているのかはわかりません。すべてがコンパイルされて実行されますが、使用する入力に関係なく、フラグは決して設定されません。私は Verilog クラスを 1 つしか取っておらず、多くの制約を覚えていないので、助けていただければ幸いです。

ここに私のテストベンチがあります:

算術論理演算ユニット (ALU) を次の演算を実行するように設計するとします。たとえば、2 つの入力は A と B です。cin はキャリーインを表します。s2、s1、および s0 は次のような選択変数です。

次の回路は、上記のロジックまたは必要な変更に従って実行されますか? 回路は 2 段階で設計されています。

32ビットの入力と7ビットの制御入力を取り込む部品を作っています。このコンポーネントが行うことは、S の最後の 2 ビットを調べて、

• S = 00、inp を左に論理シフトします
• S = 01、inp を右に論理シフトします
• S = 10、inp で算術シフトを行います
• S = 11、inp 上で右回転します

シフトの量/数は、S の最初の 5 ビットによって決定されます。たとえば、 の場合S=0001001、入力は論理的に右に 2 桁シフトする必要があります。以下は私のコードです。次のエラーが表示される「sra」で問題が発生しています。

演算子「sra」の「0」定義が見つかりました。「sra」の正確なオーバーロードされた一致する定義を特定できません。私のコードは次のとおりです。

VHDL の構造コードを使用して ALU を作成しようとしています。コードはもともと Verilog でしたが、手動で VHDL に全体を変更したため、多くの個別のファイルがありますが、理論的にはこれらは機能するはずです。関連するコードとファイルは次のとおりです。

--dwl_fulladd コード --

--dwl_4bitadder コード --

--dwl_mux2to1コード--

--dwl_4mux2to1コード--

--dwl_Blogic コード --

-dwl_luコード--

--dwl_auコード--

--dwl_alu コード --

これは、Logic ユニットの真理値表です: Logic

これは BLogic ユニットの真理値表です:ここに画像の説明を入力してください

次のエラーが発生し続けます。

これらのエラーは、コードの dwl_au ポエションに関連しています。

誰かがこれを手伝ってくれますか？修正方法がわかりません。