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私はケイデンスに不慣れで、5 つのテストベンチで実行するスパイス モデルのリストを指定できる 5 つのテストベンチなど、セットアップする簡単な方法があるかどうかを調べようとしています。

私は現在、両方を見て、ADE XL何が可能かSKILLをOCEAN見つけようとしています。

一部の EDA ツールの Tcl スクリプト (つまり、Cadence Enounter) では、二重の :: は何をしますか?

私は階層を持つケイデンス回路図を持っています。コマンド ラインで si ネットリスターをバッチ モードで実行して、階層的な Verilog ネットリストを生成できます。フラットな Verilog ネットリストを作成できるかどうかを誰かが知っているかどうか疑問に思っていました。さまざまなオプションを試しましたが、機能しないようです。Google での検索では、これが可能かどうかについてさまざまな意見が寄せられているようです。

階層実行用の si.env ファイルは次のとおりです。

正直なところ、これらのオプションの多くが何をするのかわかりません。私はおそらく必要のないものを定義しています。文字通りネットリストにしたいだけです...シミュレーション用のセットアップは必要ありません。

Google 検索では、いくつかの場所で hnl* の代わりに fnl* を設定する必要があることが示されましたが、このフラットなネットリストを適切に機能させるためのレシピについて具体的なものは何もありませんでした。

誰かがこれの経験があり、フラットな Verilog ネットリストを適切に機能させることができたかどうか疑問に思っています。

ありがとう！

シミュレーションで信号のトグルに黄色のアイコンが表示されます。アイコンは方形波のようなイメージを示します。説明を調べようとしましたが、最も近いのは「ゼロパルス幅」でしたが、まだわかりません。それが何であるか、何が原因であるかを正確に説明するドキュメントはありません。問題はありませんが、ただ興味があります。誰にもアイデアはありますか？

Cadence のリンティング ツール HAL を使用していました。今度は Questasim を使用する必要があります。しかし、リンティングに使用できるツールやスイッチについては知りません。

• Cadence の HAL のような Mentor(Questaism) のツールはありますか(HAL はリンティング専用の別のツールです)。

また

• これらの「Vlog | Vopt | Vsim | Qverilog」のいずれかで Questasim を有効にするために使用する必要があるスイッチはありますか。

テキスト マクロを使用してパラメータを定義したいのMYTYPEですが、その値はテキスト マクロによって渡されます。

その後

しかし、値は、他のテキスト マクロによって定義されたものによって混合されます。

後者のケースは、defindefine MY_FEATUREに指示ドットを追加しない限り機能しません。

この 2 つの異なるケースを区別し、マクロが定義されている場合にのみマクロを自動的に展開する必要があるため、このコードを思いつきましたが、エラーが発生しました。

上記のコードは機能し、1出力として a を提供します。しかし、私が書くなら

他のケースでは、実際の数値をパラメーターに割り当てる必要があるため、取得します

私の望ましい結果はMYTYPE10として割り当てられています.これを達成する方法はありますか? ありがとう。

コードはここにあり ます http://www.edaplayground.com/x/6Jha