問題タブ [cadence]

SystemVerilog プロジェクトを誰かと共同作業しています。ただし、私は Synopsys VCS SystemVerilog シミュレーターを使用することに慣れており、彼は Cadence INCISIVE irun を使用することに慣れています。

1 つのテストベンチ モジュールは、トップ デザイン モジュールへのテスト入力パターンを生成するために乱数を使用します。したがって、乱数を生成するためのクラスを設計しました。

シードを使用してクラス RandData をインスタンス化し、シミュレーションで乱数の固定シーケンスを取得できます。ただし、2 つのシミュレータで同じシードを使用しても、VCS で得られる固定乱数系列と irun で得られる固定乱数系列は異なります。

残念ながら、トップ デザイン モジュールのゴールデン出力パターンは、テスト入力パターンに依存します。したがって、ゴールデン出力パターンがVCSによって生成された入力パターンで生成された場合、ゴールデン出力パターンはirunによってシミュレートされたトップ デザイン出力と一致しません。

したがって、VCS と irun シミュレーターで乱数の重複シーケンスを生成するにはどうすればよいですか?

Cadence SKILL コードで HTTP リクエストを行うことはできますか? もしそうなら、どのように？

私は明確な答えが見つからないSKILLマニュアルをGoogleで検索して読みました。外部プログラムを呼び出すことができることを示唆するPythonプログラムとのこの統合を見つけました。スクリプト言語 (Python など) または HTTP ツール (curl など) がインストールされている場合、その外部プロキシを介して HTTP エンドポイント / REST API を呼び出すことができるようです。私は、外部ヘルパーや三者間の会話の気まぐれに依存せず、より組み込み型のものを望んでいます。直接 HTTP リクエストは可能ですか? どのように？

Cadence Virtuoso には、現在の設計で使用されているマスター子レイアウト セルのリストを取得するスキル機能がありますか?

私は一緒に仕事をしようとしました

ddGetObjChildren

しかし、この関数は、私の一番上のセルのデータ型の子を返します: Schematic、abstract など。この一番上のセルで使用されるレイアウトの子マスターのリストが必要です。

ケイデンス用語のスナップショットのように、RTL モジュールの完全にコンパイルされたスタンドアロン バージョンを作成し、後でこのコンパイルされたモジュールをテストベンチにインスタンス化することはできますか? 最終的に、別のコンパイル手順を実行して、最初に提供されたスナップショットを含む最終スナップショットを作成しますが、現在はテストベンチでインスタンス化されています。

もしそうなら、これを有効にするために元のスナップショットをコンパイルする際に特別な考慮事項はありますか?また、そのようなコンパイル済みオブジェクトをテストベンチ内でどのようにインスタンス化しますか?