問題タブ [cadence]

C# から Cadence Allegro を呼び出そうとしています。いくつかの C++ の例がありますが、それらは非常に不完全です。これで S/O には何も表示されませんが、Allegro もあります...しかし、誰かが Allegro PCB などを呼び出したことがある場合は、正しい方向に私を向けることができますか? ケイデンスのサイトで調べました。

C# アプリケーションから Cadence PCB / Editor などに「SKILL .il」コードを送信して、違反を表示する .brd (ボード) ファイルを探しています。

I have written syntax highlighting for a slightly unfamiliar language (Cadence SKILL) in sublime text 2.

Its working like a charm, however I miss the feature of CTRL + R , which locates all the symbols (functions) in the present file in an easily accessible way.

Can anyone please suggest how to tell Sublime Text where to look for a pattern of function (procedure) declaration?

Thanks!

それぞれ独自のアルゴリズムを持つ 2 つのモジュールのタイミング解析を含む、かなり複雑なモジュールを作成していますが、入力として 2 つの符号付き数値を取り込み、符号付き数値を出力します。

ザイリンクスを合成ツールとして使用し、Verilog で FPGA 用にこのモジュールを設計しています。これで、ザイリンクスは通常、どのモジュールに対してもワースト ケースのタイミング解析を提供することを理解しました。これは、ルーティング時間を含めて入力から出力までに 250 ピコ秒かかる数値の範囲がある場合、400 ピコ秒かかる入力セットが 1 つでもある場合、ザイリンクスが示すタイミング解析は 400 ピコ秒になることを意味します。

私の目標は見つけることです：

1) モジュール 1 がモジュール 2 よりも任意の数値セットで速い場合。

1) モジュール 1 がモジュール 2 よりも高速な数値の範囲。

私が考えることができる唯一の論理的なアプローチは、モジュールの動作周波数を上げることです。これは、400 ピコ秒ではなく 300 ピコ秒後に両方のモジュールに出力を与えるように強制することです。

明らかに、動作周波数を上げると、テストベンチの入力の一部が誤った出力を出します。私の仮説は、最初に誤った回答を出し始めるモジュールがアルゴリズムを持っているというものです。

だから私の疑問は次のとおりです。

1) ザイリンクスを使用して Verilog でモジュールの動作周波数を上げることは可能ですか (合成または解析中に強制する必要のある設定があります)。そうでない場合、タイミング解析を行うためのより良いツールはありますか?

2) このアプローチは実行可能ですか? Cadence を使用してゲート レベルの合成を行う以外に、Verilog を使用して各ゲートの符号付き数値の各セットの実際の時間遅延解析を見つけることができますか?

VHDL でコンパレータのデータフロー デザインを作成しようとしています。ザイリンクスでは問題なくコンパイルおよびシミュレーションされますが、Cadence/NCLaunch を使用する必要があります。同じコードを gedit にコピーして実行すると、セミコロンに関するエラーが発生します。

私のコードは：

...そして私が得るエラーは次のとおりです:

私が知る限り、そこにセミコロンがあります...また、ステートメントを次のような4つの個別のステートメントに置き換えると

同じエラーが4回発生します。誰でもこれで私を助けることができますか??

また、Synopsys (VCSMX) で正常にコンパイルされ、テストベンチ ファイルも同様にコンパイルされますが、リンク プロセス中に次のように表示されます。

テストベンチ コードの関連する行は次のとおりです。

Cadence の Encounter Digital Implementation Shell をソースとするスクリプトを TCL で作成しています。多数の TCL proc を再帰的に実行し、突然、「ネストされた評価が多すぎます (無限ループ?)」と言ってコードを終了します。エラーが発生した proc を見つけ、引数として渡される変数を確認しました。すべての値は正常です。

エラーが出ているprocの部分を添付しています。(スクリプト全体は 1000 行以上なので、この部分だけを言及します)。

エラー箇所を特定できました。foreach ループ内の 'set dist($i).....' 割り当ての直前まで、スクリプトに従ってすべてが行われます。

メモリ割り当ての問題はありますか? (スクリプトは負荷共有機能で実行されています)

私を助けてください！！

Cadence EDI ツールでスクリプトを作成しています (これは TCL ベースです。つまり、EDI シェルは TCL ベースです)。私のコードは次のようになります-

ネストされたステートメントが多数あり、proc が相互に呼び出しています。現在、このコードに毎回一連のデータを提供する大きなデータベースに取り組んでおり、これは約 5000 回発生します。コードが適切に実行されたため、コードを一晩実行したままにしました（反復ごとにシェルにデータをダンプしました。ただし、今日確認したところ、次のメッセージが表示されました-

これはエラーですか？実行は完了しましたか? これは以前にも起こったことがあり、その理由はわかりません。それはメモリと関係がありますか？

私を助けてください。

Cadence の NC ツールを使用してカバレッジ回帰を実行しようとしています。RTL カバレッジは確認できますが、スコアボードに機能カバレッジがありません。covdutこのスコアボードをNCSIM 引数のオプションに追加するにはどうすればよいですか? スコアボードにはカバーグループが含まれています。

Cadence を使用して vhdl ファイルを使用してレイアウトを生成しようとしています。しかし、このエラーのために常に失敗します: Value Stack Overflow!!! (おそらく、呼び出し内の引数が多すぎる、呼び出しが深くネストされている、または関数が大きすぎるため)。

解決策はありますか？vhdl で大きな関数とはどういう意味ですか?大きなエンティティを構築するために使用される小さなエンティティが既にあります。ネストされた呼び出しの数を減らすと、中間のピン数が pinGroup の境界 (10000) を超えます。良い提案はありますか？

Cadence irun gives error for below code, where fifo_depth_base2 is parameter as below:

ncvlog: *E,NONOWD (buff_mgr.v,17|46): Illegal use of a constant without an explicit width specification [4.1.14(IEEE)].

I can understand this error, but my question is how would I otherwise assign it for parameterized design.