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vhdl - VHDL で D フリップフロップを使用した T フリップフロップのテストベンチ
D フリップフロップの VHDL コードと、それを構造的に使用する T フリップフロップがあります。これは、クロックである Q と T Xored された D 入力を持つ DFF で構成されています。しかし、私のシミュレーションでは、赤い直線 'U' のみを出力する波形が得られます。QからDへのフィードバックが原因だと思いますが、最初は初期化されていません。でもそれ以外の書き方がわかりません。これはコードです：
-- これは DFF です。
--TFF:
-- そして現在のテストベンチ:
system-verilog - Systemverilog Testbench 構成可能な数のインターフェイスを処理する方法
検証するデザインがあります。設計はネットワーク ルーターに似ています。複数の FIFO 入力インターフェイスと複数の FIFO 出力インターフェイスがあります。したがって、同じインターフェイスのグループが何度も繰り返されます。DUT の例:
したがって、テストベンチでは、各 FIFO インターフェイスを個別に駆動したいので、ドライバーの数も構成可能である必要があると思います。
したがって、最初の問題は、このインターフェイスを DUT に接続する方法です。私は次のようなものを見ています
また、FIFO インターフェイスの数がパラメータ化されているため、トップ インターフェイス ラッパーを env に渡す方が簡単かもしれないと思います。そう、
次に、接続インターフェイスから fifo インターフェイスへのルーティングを行う必要があります
しかし、top_intf をテストベンチ環境に渡すと、いくつかの問題が発生します。
これはNUM_In andNUM_OUT が 1 より大きい場合に問題なく動作します。ただし、NUM が 1 の場合に問題が発生します。エラーは次のとおりです。
私が今行っていることは、たとえば、NUM_IN 値が何であるかを示すためにいくつかの定義を設定することです。
それから
別のインクルードファイルで
スクリプトを使用してテストベンチ コードを生成できると思いますが、スクリプトを使用しない方法を探しています。私は提案を受け入れます。テストベンチでこの設計状況にどのように対処しますか?
どうもありがとう！