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For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
vhdl - SV インターフェイス信号を VHDL タイプにバインドする方法は?
インターフェイスを VHDL モジュールにバインドしようとしています。バインドしたいシグナルは、モジュールで次のように定義されています。
インターフェイス モジュールとバインド ステートメントのインスタンス化は次のようになります。
入力信号 fsm_state の長さがわからなかったので、32 ビットに設定しました。
questasim 10.4 でコンパイルしようとすると、次のメッセージが表示されます。
(vopt-2245) bind ステートメントで実際の式として使用される VHDL 階層参照のタイプ ('dut_fsm_type') は、パッケージで定義する必要があります。
これを処理する方法はありますか？
system-verilog - uvm_reg peek 関数が戻るまでに時間がかかる
peekの関数はuvm_regシミュレーション時間 0 で値を返すと思いました。この機能が必要だったので、すべての HDL バックドア アクセス パスを実装しました。これは、スコアボードで使用しているコードです
私の意図は次のとおりです。すべてのクロック サイクルで、ゼロ シミュレーション時間でmy_reg、state==DISABLE.
my_regシミュレーションの実行では、変化する時間まではこれで問題ないことに気付きました。この時点で、Start peek -> End peek に約 10 クロック サイクルかかります。この時点で、私の状態はもはや DISABLE ではなく、もちろん val != 'h0. Peek が戻るまでに時間がかかるのはなぜですか?
Questasim 10.4a を使用しています