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verilog - Questasim - 新しいデザインで信号をログに記録してリロードすることは可能ですか?
多くのコンポーネントを使用してテスト (UVM) を実行しています。これは最上位のテストですが、内部モジュールをデバッグしており、そのモジュールに接続されているインターフェイスの信号のみに関心があります。TLなので、興味のある時点に到達するまでに時間がかかります。これらの信号は他のモジュールの製品ですが、今は興味がありません。
現時点では Questa sim を使用しているため、これらのシグナルからのイベントを保存して、それらのみを再実行できるようにする方法があるかどうか疑問に思っていました。したがって、私の意図は、実際にテスト全体を実行してそれほど長く待つことなく、モジュールを変更し、再コンパイルして新しいバージョンの入力を直接使用することです。
modelsim - Modelsim/Questasim で波線の太さを増やす方法はありますか?
Modelsim/Questasim 10.6b を 4K モニターで使用すると、信号、特に std_logic 信号の線が見えにくくなります。ベクトルは少し改善されています。
編集 - >設定でテキストサイズを大きくすることができましたが、波の「重さ」または「厚さ」に似たものは見つかりませんでした.
system-verilog - 回路図をモデル化するモジュールの SystemVerilog テストベンチを作成していますが、トランスクリプト ウィンドウにポート Y への接続がないと表示される理由がわかりません。
次の回路図は、モジュールをモデル化したものです。これは、連続した割り当てを使用する必要がある SystemVerilog HW 割り当てです。シグネイチャーモデルを譲っていただきました。回路に遅延がないことに注意してください。私が抱えている問題は、自分が何をしているのかよくわからないことです。SystemVerilog は初めてで、独自のテストベンチを作成する必要があるのはこれが初めてです。 モデルへの回路図
モジュールコードは次のとおりです。
これは、これまでのテストベンチ コードの内容です。
この割り当てでは、「この回路のテストベンチは、1 つの初期ブロックに $monitor() ステートメントを設定し、入力を変更する間に #5 ns の遅延ですべての可能な入力の組み合わせを生成する必要があります。」シミュレーションには QuestaSim または ModelSim を使用します。これはトランスクリプトとウェーブ ウィンドウです。 tbプロジェクトウィンドウの 切り取り ウェーブウィンドウの切り取り tb
時計を追加する必要がありますか? ポート Y の接続が見つからないと表示されるのはなぜですか? 波形ウィンドウは正しいように見えますか?