問題タブ [system-verilog]
For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
verilog - System verilog：パッケージオブジェクトのインスタンス化
param0クラスとparam1が宣言されているパッケージがあります。誰かがこれらのクラスのインスタンス化の理由を説明してもらえますか
パッケージ自体の内部ではなく、最上位のモジュールで実行する必要がありますか？
パッケージ内でそれを実行したい理由は、クラスparam0内でクラスのいくつかのパラメーターを使用するためparam1です。
verilog - ビット/ロジック ベクトルの SystemC 構造体を単一のビット/ロジック ベクトルに安全にキャスト/変換します。
SystemVerilog から SystemC にコードを移植しています。SV は、ビット/ロジックのパックされた構造体を単一のビット/ロジック ベクトルとして簡単に解釈できます。例えば：
ただし、SystemC で sc_lv<> テンプレートを使用すると、型の不一致が原因でコンパイラ エラーが発生します。
これと同等のことを行うための SystemC でサポートされている適切な方法はありますか? 私は潜在的な解決策を考えることができますが、それらはエレガントでも簡潔でもありません.Cスタイルのポインターキャストが安全/正しいかどうかはわかりません。
unix - Makefileのvcsオプションにディレクトリを含める
私は1つのmakefileに取り組んでいます。
vcsはツールで+incdir+<dir_path>あり、構文です
私が+incdir+${$@_${seed}}それをしないとき
${seed}makefileの開始時に定義する変数です
よろしく、Vinay
c++ - C++で多次元連想配列を実装するには?
一部の SystemVerilog を SystemC/C++ に移植していますが、多次元連想配列で問題が発生しています。SV でのこの配列の宣言を検討してください。
1-D 連想配列ではマップを使用でき、2-D 配列ではネストされたマップを使用できることを知っています。同様のアプローチで多次元配列を解決できると思いますが、非常に面倒です。
だから私の質問は、
mda[x][y][z](1) という形式の操作が SV コードと同じ期待値を返すという意味で、上記は正しいですか?
（2）より良い、よりクリーンな方法はありますか？
system-verilog - SystemVerilogの受け渡し関数を引数として
SystemVerilogで引数として関数を渡すことは可能ですか？
このコードは、機能しませんが、うまくいけば実証されます。何か助けはありますか？ありがとう。
system-verilog - エラー (10170): テキスト "and" 付近の alarm_clock.v(133) での Verilog HDL 構文エラー。期待 "）"
このエラーが発生し続け、あらゆる種類の修正方法を試しましたが、役に立ちません。
誰かがこれで私を助けてくれることを願っています。
問題のあるコード スニペットは次のとおりです。
system-verilog - 「run()」タイプの関数と SystemC を使用した SystemVerilog fork/join
メモリ コントローラーの SystemVerilog モデルを SystemC に移植しようとしてrun()いますが、fork と join で生成された型の関数 (つまり、連続処理を行う永久ループ) を SystemC に変換する最良の方法は何か疑問に思っています。これらのrun()関数は通常、シミュレーションの開始時に生成されます。私の混乱は、SystemC がスポーン スレッド、フォーク、ジョインをサポートしていることですが、この言語の意図はSC_THREADこの種の機能を提供することだと思います。コメントするのに十分な両方の言語の経験がある人はいますか?
注：この質問は、技術的に正しいか間違っているかという解決策よりも、慣例に関係していると思います。おそらく、複数の方法で実行できます。
system-verilog - systemverilogの関数からキューを返す
このコードをコンパイルできません：
関数からキューを返すことは可能ですか？
system-verilog - SystemVerilog のロジックに 16 ビットを格納できないのはなぜですか?!
現在、モジュールの入力からの 16 ビット数値を論理変数の 1 つに格納しようとすると問題が発生します。テスト ベンチですべてのビットを High に設定すると、0000000000000001 という値が得られます。PS: 申し訳ありませんが、ここにコードを挿入する方法がわかりません....
私のコードを以下に示します。