vhdl - ザイリンクス XST でデザインからネットがマージされないようにする方法を教えてください。

Question

将来また見つけられるように、この質問をして答えています...

XST で 2 つの論理的に同等のネットが 1 つにマージされないようにするにはどうすればよいでしょうか (これは通常、リソースを節約するための良い方法ですが、タイミングの観点からは良い方法ではない可能性があります)。

同じ clk で駆動される 2 つのカウンターを含むデザインがあります。XST ではカウンターの最下位ビットが 1 つのカウンターにマージされましたが、IOB 配置の制約によりデザインでカウンターを分離する必要があるため、これは問題です。カウンター (特にカウンターの最下位ビット) を区別する必要があります。

Answer 1

RTLのネットに2つの制約を設定する必要があります。ネットの合成レポートをチェックして、XSTが希望どおりに動作したことを確認します。

Verilogで

(* equivalent_register_removal="no" *)
(* keep="true" *)
reg  signal_name ;

VHDLの場合

signal signal_name  : std_logic;
attribute equivalent_register_removal: string;   
attribute equivalent_register_removal of signal_name : signal is "no";
attribute keep:string;
attribute keep of signal_name :signal is "true";