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メジャーアップデート。気にしない。旧バージョンのザイリンクス ISE スイートがトレント形式で見つかりました。古いバージョンにはテストベンチ波形があります。私は、プロセスをより簡単にする特定のアプリケーションを廃止する彼らのビジネスモデルが本当に嫌いです.

私の問題は、特定の条件下で波形を表示しようとしている単純な機械回路図回路を使用していることです。ただし、テストベンチ波形を持たない最新のザイリンクス ISE を使用しています (Windows 8.1 で古いバージョンをダウンロードできないようです)。

私は正しい VHDL を学ぶのに苦労しています。これは私が持っている生成された VHDL です。

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.numeric_std.ALL;
LIBRARY UNISIM;
USE UNISIM.Vcomponents.ALL;
ENTITY top_top_sch_tb IS
END top_top_sch_tb;
ARCHITECTURE behavioral OF top_top_sch_tb IS 

   COMPONENT top
   PORT( Q1 :   OUT STD_LOGIC; 
          RCO   :   OUT STD_LOGIC; 
          INPUT :   IN  STD_LOGIC; 
          PRE   :   IN  STD_LOGIC; 
          CLK   :   IN  STD_LOGIC; 
          Q0    :   OUT STD_LOGIC);
   END COMPONENT;

   SIGNAL Q1    :   STD_LOGIC;
   SIGNAL RCO   :   STD_LOGIC;
   SIGNAL INPUT :   STD_LOGIC;
   SIGNAL PRE   :   STD_LOGIC;
   SIGNAL CLK   :   STD_LOGIC;
   SIGNAL Q0    :   STD_LOGIC;

BEGIN

   UUT: top PORT MAP(
        Q1 => Q1, 
        RCO => RCO, 
        INPUT => INPUT, 
        PRE => PRE, 
        CLK => CLK, 
        Q0 => Q0
   );

-- *** Test Bench - User Defined Section ***
   tb : PROCESS
   BEGIN
      WAIT; -- will wait forever
   END PROCESS;
-- *** End Test Bench - User Defined Section ***

END;

これらは、私がテストベンチを使用する予定だった条件でした...しかし、同等の VHDL が必要です。

HDL Bencher ウィンドウを開きます。[Initialize Timing] ウィンドウで、[Single Clock] オプションを選択します。[Clock High Time] と [Clock Low Time] を 50 ns に、[Input Setup Time] と [Output Valid Delay] を 10 ns に、[Initial Length of the Test Bench] を 2500 ns に設定します。値を確認したら、[完了] をクリックします。

さまざまな VHDL 言語のサイトを見つけましたが、はっきりとはわかりません。詳細が必要な場合は、それを提供しようとします。

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