問題タブ [chisel]

riscv ツールチェーンをインストールし、マスター ブランチ ( https://github.com/ucb-bar/rocket-chip ) のロケットチップ ジェネレーター ソースを使用して、デフォルトの構成で Verilog ソースを生成しました。

Chisel ソースを理解しようとしているので、Chisel ソースの変更を試すことができますが、これをどのように開始すればよいかわかりません。たとえば、src/main/scala/TestConfigs.scala ファイルでは、87 行目に次のコードがあります。

COMPARATOR_PREFETCHES がケースとして許可されている理由に興味があり、何が「許可」され、これらの「定義」をどこで確認できるかを理解しようとしています。

正しい方向へのプッシュは高く評価されます。

信号のグループを一括接続するための Chisel3 の <> および := 演算子のサポート/意味/使用法について、いくつかの議論があることは知っています。

誰かが提供するか、次の良い参考文献を教えてくれますか?

• それぞれが具体的に何をするのか
• どちらを使用し、もう一方を使用しない場合

Chisel コードを記述するときに、生成された Verilog コードのセンシティビティ リストにリセット信号を追加する方法 (たとえば、以下の D フリップフロップのコード):

Verilog コードを次のように生成します。

ご覧のとおり、リセットはクロックと同期しています。Chisel をコーディングして次のようなものを生成する方法は次のとおりです。

ここで、リセット信号は感度リストにあり、したがって非同期です。

編集: chrisvp が指摘したように、別の質問がここにあり、chisel-users の Google グループでの議論がここにあります

RISC-V を使用しています。タイル内のコア数をカスタマイズしたいと考えています。

どのチゼルファイルを変更する必要がありますか?