問題タブ [chisel]

以下のプログラムの Verilog を生成しようとしましたが、AssertionError がスローされます。対応する Verilog アンロール "io.opcode := io.a + io.b" ステートメントは 5 回ですか? forループがどのように機能するかを誰かが教えてくれれば非常に役に立ちます。

シフト レジスタを含むデータ パスを作成しようとしていますが、新しい入力を待っている間、すべてを停止できるようにしたいと考えています。標準ライブラリにイネーブル行のあるシフト レジスタがあることがわかりました (ただし、デフォルトは true です)。

問題は、私がそれを使用しようとすると、コンパイルされた Verilog が実際にイネーブルが低いときにシフト レジスタを停止しているように見えないことです。

次のチゼル コードを考えてみましょう。

次のベリログを取得します。

シフトレジスタは、全体ではなく最初の値のみを固定しているようです。たとえば、連続するクロック サイクルで 1,2,3,4,5 を書き込んで、1,2,3 のイネーブル ハイのみを保持した場合、3 は正しく保持されますが、1 と 2 は最終的にシフト アウトし、全体がシフト レジスタは値 3 で満たされます。

のみのチュートリアルで見られるシフト レジスタの例のような動作を希望します。問題は、パラメータ化可能な長いシフト レジスタが必要なため、各レジスタを手書きすることはできません。チゼル チュートリアルに見られるような有効な動作を備えたシフト レジスタを実装するチゼル コードの例に非常に感謝しますが、標準ライブラリに見られるようにさまざまな長さにパラメータ化されます。

Zhe Mao の xactor パッケージ (Chisel 用に保護されたアトミック アクション) をコンパイルしようとしていますが、エラーが発生します。

声明について

この構造をサポートする latest.release 以外の Chisel バージョンはありますか?

私はチゼルの新しいユーザーです。チゼルを自分のマシンに取り付けようとしました。gitによると、最初に chisel のクローンを作成し、次に hello ディレクトリに移動してmake. しかし、私は以下のエラーを得ました:

私はsbt-0.13.8とscala 2.11.6を使用しています

Scala Chisel で既にコード化された Verilog ライブラリに依存することは可能ですか?

そうでなくても、それは Scala の Java レトロ互換性と同じくらい重要な機能のように思えます。これは、ソフトの世界で Scala を成功に導いたものです。

乾杯

通常は必要のない選択可能な機能があります。ただし、この機能をサポートするには、元のモジュール I/O ポートにいくつかの I/O ポートを追加する必要があります。

私はこのようにしています：

sbt "run TestModule --backend c --compile --test --genHarness" を実行した後、コンパイラは次のように文句を言います:

したがって、if ステートメントは効果がありません。val io は、拡張された IOBoundle_EXT ではなく IOBundle にまだ割り当てられているため、意味がありません。

RISCV ツールチェーンによると、Rocketchip の Verilog ファイルを 64 ビットとして生成しています。ただし、32 ビットの RISCV ロケット チップが必要です。そのためには、scala ファイルと chisel ファイルの要件と変更が必要です。

そのために 32 ビットの Rocket コアを生成することは可能ですか。