問題タブ [chisel]

私は、Scala が C++ の一種のマクロとして "@elidable" を使用していることをググりました。
ChiselHDL はデバッグ用にこのようなものもサポートしていますか?
または、他の代替手段はありますか？

scala コンテキストでは、

Chisel にプリプロセッサと #ifdef ステートメントがあるとします。

riscv-tools とロケット チップ エミュレータを作成しました。run-asm-tests を実行すると、出力は空のファイルになります。何も起こらないようです。

そして、手動で実行して最大サイクルを減らすと、次のようになります。

ノート ：：

1) mm_dramsim2.cc のマクロ #ifdef DEBUG_DRAMSIM2 のコメントを外しました。

2) チゼル コンパイラからのエミュレータのメイク フローにいくつかの警告があります。重要な場合に備えて、以下に再現します。

3) これはスタック オーバーフローでの最初の投稿です。さらに、チゼル/riscv は初めてです。明らかな間違いがあればお許しください！

ShiftRegister は、外部信号を 2 つのフリップフロップでメインクロックに同期させる便利な機能です。

この場合、それはうまく機能します。しかし、このような他の時計でそれを使用する方法はありますか:

?

次のエラーが表示されます。しかし、出力されたエラーメッセージから問題を理解できません。

このエラーを生成しているコードはこちら

RISC-V Rocket チップを使用しています。独自の信号とロジックをいくつか追加し、VCD 波形にまだ表示されていない Rocket チップの既存の信号の値を確認したいと考えました。これらの信号を VCD ファイルにダンプするにはどうすればよいですか?

マニュアルで次のように説明されている ChiselUtil クラスに Queue があります。

ただし、scala コードでは、インターフェイス パラメーターが異なります: https://github.com/ucb-bar/chisel/blob/master/src/main/scala/ChiselUtil.scala#L426

コードには「フラッシュ可能な」ブール入力はありません。「パイプ」と「フロー」パラメータの意味がわかりません。

Queue を使用してフラッシュできるようにする方法を知っている人はいますか?

「--backend」と「v」を chiselMainTest リストに追加しました。Verilog の出力は得られますが、ビルド エラーも発生します。

sbt 実行の完全なリストは次のとおりです。

私のソースコードの完全なリストは次のとおりです。