問題タブ [digital-logic]

私は一種の「10のうち2の投票」ロジックを実装しようとしています。このロジックは単純に、与えられた 10 個の入力のうち少なくとも 2 個の入力が「オン」の場合、出力のみが「オン」でなければならないことを示しています。

したがって、論理ゲートOR、AND、NANDゲートなど、フリップフロップRS、SR、インバーターなどと混合する必要がある10個のデジタル入力があるため、上記のロジックは1つのデジタル出力で機能します。

これを実装する簡単な方法の 1 つは、10C2、つまり 45 の「AND」ゲートの組み合わせを使用することです。これをさらに 1 つの「OR」ゲートで組み合わせて、目的の出力を得ることができます。

しかし、私はいくつかのトリッキーな解決策を考えているだけです.誰か提案してもらえますか...

-17の2進値はどうなりますか？また、-17の2の補数を見つける方法は？

この質問を解決している間、私は立ち往生しています、

実現するために必要な2つの入力NANDゲートの最小数はいくつですか

入力数に制限がない場合は答えが見つかりましたが、「2入力ナンドゲート」という制約が指定されている場合は答えが見つかりません。助けていただければ幸いです。

最初の問題はこのように始まります。6つの州があります。w = 1の場合は各状態で次の状態に移動し、w=0の場合は現在の状態に留まります。各状態で、標準の7 LEDディスプレイ（BCD）を使用して番号を表示します。それらの番号は8->1->9-> 4->2->2です。

それで、これがこの問題に対する私の試みです。状態テーブルから始めます：左から右へy2、y1、y0

次に、カルノー図を使用してYoY1とY2の方程式を作成します。

次に、出力に追加マップを作成する必要があります。

現在、3ビットのDフリップフロップカウンターを使用して6つの入力を作成しています。

ディスプレイにが表示されます。

ロジックに誤りがありますか、それともカウンターがこの問題を引き起こしている可能性がありますか？

K-map の状態が 00,01,10,11 ではなく 00,01,11,10 の順序になっているのはなぜですか?

次の関数で Distributive プロパティを使用する方法がわかりません。

F = xy + x'z が (xy + x')(xy + z) になることは理解していますが、2 つの変数を持つ 3 つの項でこれを行う方法がわかりません。

また、もう 1 つの小さな質問: 最小項の表を調べる (または記憶する) ことなく、最小項の数を知る方法を知りたいと思っていました。

たとえば、xy'z' が m4 であることをどのように確認できますか?

I'm a bit confused about what is considered an input when you use the wildcard @* in an always block sensitivity list. For instance, in the following example which signals are interpreted as inputs that cause the always block to be reevaluated? From what I understand clk and reset aren't included because they dont appear on the right hand side of any procedural statement in the always block. a and b are included because they both appear on the right hand side of procedural statements in the always block. But where I'm really confused about is en and mux. Because they are used as test conditions in the if and case statements are they considered inputs? Is the always block reevaluated each time en and mux change value? I'm pretty much a noob, and in the 3 Verilog books I have I haven't found a satisfactory explanation. I've always found the explanations here to be really helpful. Thanks

https://electronics.stackexchange.com/questions/20537/how-to-identify-self-complementing-code

私はそれを正しく読みました、

しかし、その数を9から引く必要がありますか？

8421システムでは12=1100だからです

15〜12を引くと、答えは3、つまり0011になります。

だからそれはまた自己補完的です...

与えられた数をどの数から引く必要があるのか​​理解できませんが、その数は9である必要がありますか？

私は、組み合わせ論理と行動論理の組み合わせに頭を悩ませようとしています。4つのLEDと66MHzのクロック入力を備えた小さなFPGAがあります。アイデアは、それらのうちの2つを光らせ（1つは上昇、1つは下降）、もう2つは点滅させることでした。だから私は次のコードを思いついた：

ベンダー固有のDCMを使用したくなかったので、66MHzのクロックを備えた単純なビット加算器が魔法のように機能します。そもそも全体の設計が間違っているかもしれませんが（たとえば、2つのクロック分周器を使用し、2つのレジスタを少し反転させて（ほぼ）同じことを実現できたかもしれません）、この状況に遭遇したので、不思議に思いました。 ..

通常のソフトウェア開発者の観点からは、継続的な割り当てには冗長に見える部分がいくつかあります。たとえば、追加のレジスタを使用できるため、実行される作業が少なくなるように見えます。例えば：

私は上記の2つのアプローチのシンセサイザーレポートの違いを掘り下げてHDL回路図を調べようとしていましたが、私のような経験の浅い人には複雑すぎます。

合成ツールが組み合わせロジックを非常にうまく最適化することは間違いありませんが、右側の式が非常に複雑でワンライナーなどであると仮定すると、このようなことを言う方法はありますか？

それともそうすることは理にかなっていますか？そうでない場合は、動作部分を単純化するために、そのような場合にレジスタを導入することは理にかなっていますか？少なくともいくつかのルールや親指があると確信しています。どんな助けでも大歓迎です。

過去の論文で、最小化された積和として設計するように求める質問があり、NAND ゲートのみを使用して、4 ビットのバイナリ入力を取り、その数を 3 倍する (mod 16) 回路を使用します。

これが私が導き出した真理値表です

ここから、4 つのカルノー マップを作成しました。

ここに私の質問があります: これらのカルノー マップには任意の条件がありますか? あるかどうかはどうやってわかりますか？

また、これにより、4 つの独立した回路になる 4 つのブール式が得られます。どうにかしてそれらを 1 つの大きな回路として接続する必要がありますか?

最後に、NAND ゲートに変換するために、最終的なブール式に適用できる特定の機械的手順はありますか?