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非同期 FIFO の設計方法についてアドバイスが必要です。別のクロック ドメインにデータをキャプチャするときのメタ安定性の問題は理解しています。私の質問は、2 つのフリップフロップ シフト レジスタを使用すると、フル フラグとエンプティ フラグの計算で書き込みポインターと読み取りポインターの値を同期するのにどのように役立つかということです。レジスタが別のドメインのデータをキャプチャすると、メタステーブル状態になり、未知の値に落ち着く可能性があるため、この問題を効果的に解決するにはどうすればよいでしょうか。

ありがとう

ユーザーが2つの画像をロードするときに、これらの2つの画像に適用する算術演算を選択するGUI環境を実装したいと考えています。私はこの場所で立ち往生しています。適用する「ケース」値で使用するコードを教えてください。

上記のコードは次のエラーを引き起こしています。次のエラーを修正するのに助けが必要です

Spartan-6 用に単純な 1 次 IIR フィルターを設計していますが、バス幅と係数の量子化に苦労しています。

入力データは 16 ビット幅で、統合された ADC から取得され、量子化ノイズはフロント エンド ノイズの主なノイズ要因です。

入力信号はおよそ 300kHz でフィルター処理され、1Hz、10Hz、100Hz、1kHz、10kHz の調整可能な周波数で一次 IIR フィルターを実装したいと考えています。1Hz のフィルター処理に注目しましょう。理論的には、N = log2(300k) = 18 ビットの解像度を得ることができるはずです。

フィルター係数を計算しました：

ゲイン: 3.1416e-6

分子: [1 1]

分母: [1 -0.999993717]

分数係数をどのように扱うのですか? 係数に 2^N を掛けてから、N 個の LSB を切り取り、N を係数の妥当な近似値にすることを考えていました。

この構造を使用するとしましょう：

この乗算方法を使用した場合、 z-1 レジスタと y 出力のバス幅はどれくらいになりますか?

助けてくれたジョナサンに感謝します。まだいくつか理解する必要があるので、これを実用的にしましょう。まず第一に、どの構造が FPGA 実装に最適だと思いますか?

いずれにせよ、私が乗算するとしましょう：

それで？:D

Google や Wiki で長い間検索してきましたが、あまり進展がありません。助けてくれる人がいますのでよろしくお願いします。 lpcmで左右のチャンネルを操作したいです。例: 右チャンネルのデータを傍受し、左チャンネルのデータを元の右チャンネルのデータに置き換えたいとします。どのICを使えばいいですか？lpcm の特定のデータ形式は何ですか?

非常に高速なクロックで非同期デジタル システムを作成しようとしています。入力は、入力を許可する 2 つのスイッチとボタンで決定されます。各入力は、別の状態への移行を許可するかどうかを決定します。digilent basys2 ボードの内部クロック B8 を使用しました。2 番目の状態には正しく到達しているようですが、他の状態には到達できません。ビヘイビア シミュレーションでは、期待どおりの結果が得られました。ここに私の実装があります、

そして、これが理事会の割り当てです。

シミュレーションでは期待どおりの結果が得られたのに、ボードでのテストではそうではなかったのはなぜですか。よろしくお願いします。