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For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
verilog - Verilog の 4 ビット加減算器
4 ビット加算減算器の Verilog コードを書いています。私は構造設計を使用しています。最初に、1 ビット全加算器の Verilog コードを書きました。次に、それを使用して 4 ビット加算器減算器のコードを記述しています。
warnings - 「警告: instruction_reg のポート 8 (宛先) は 8 ビットが必要ですが、1 を取得しました。」を克服する方法 ベリログで？
私の仕事は、Verilog を使用してデータ メモリを備えたプロセッサを実装することです。命令はハードコードされています (32 ビット命令)。データメモリの挿入が完了しました。ロードおよびストア命令の場合しかし、コンパイルすると、「警告：instruction_regのポート8（宛先）は8ビットを期待していますが、1を取得しました。」
これは、命令セット アーキテクチャの Verilog コードです。
verilog - 私のテストベンチ モジュールについて iverilog が不平を言うのはなぜですか?
CompSci クラスの Verilog モジュールを作成していますが、このモジュールは具体的にはデータ メモリ モジュールです。構造的および分析的に、私はそれを調べており、私が持っている他のファイルに基づいて機能するはずですが、なぜこれが具体的に機能してすべての x を与えているのかわかりません. 新鮮な目で見落としたエラーを見つけてくれることを願っています。前もって感謝します。
datamem.v:
datamem_tb.v: