問題タブ [spartan]
For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
pipeline - ザイリンクス パイプラインで LUT スライスの数が減少する
私はザイリンクス、特に Spartan6 ファミリを使用しています。私はパイプライン化を試みています。3 段階のパイプラインと 4 段階のパイプラインを正常に実装しました。私が気づいた傾向があります。つまり、LUT スライスの数が減少し、レジスタ スライスの数が増加し、最小クロック周期が減少しました。クロック周期が減少した理由はわかりましたが、LUT スライスの減少とレジスタ スライスの増加は理解できませんでした。誰かが私にそれを説明できますか？
verilog - データを保存して FPGA に永続的にプログラムする方法は?
私が調べた限りでは、FPGA の電源がオフになると、再度プログラムする必要があります。しかし、Verilog を使用して FPGA ベースのセキュリティ システムを実装しようとしています。その中で、システムのパスワードを永続的に保存したいと考えています。つまり、電源がオフになってもパスワードを消去してはいけません。プログラムも保存できると良いですね。FPGA初心者です。ですから、これを行う方法を教えてください。デバイスは XC3S400 Spartan 3 ファミリです。
for-loop - VHDL でのコードのシリアル化
VHDL を使用して Spartan-6 FPGA で (非常に基本的な) GPU を作成しようとしています。
私が思いついた大きな問題は、HDL の理解が非常に限られていることですfor。ループは合成時に解かれます。
私の質問は、forループの代わりにクロック トリガー カウンターがある場合 (カウンターをインデックスとして使用し、最大で 0 にリセットする)、これはすべてのロジックが一度だけ生成されることを意味しますか? たとえば、200 MHz クロックを使用して 600x800 画面でレイ トレーシングを行うと、画面全体の全体的なリフレッシュ レートが 625 Hz に低下することがわかりますが、それでも理論上は十分に速いはずです..?
どうもありがとう！
fpga - Spartan-6 FPGA 出力の立ち上がり/立ち下がり時間
Digilent Nexys 3 Spartan-6 ボードで実行する小さな VHDL プロジェクトがあります。コードのエンティティの 1 つは、外部から受信したクロックを係数 2 で分周します。外部クロック信号はあまり良好ではありません。長方形というより正弦波のように見えますが、それは別の問題です。これは除算器の VHDL コードです。あまり機能しません。
mems_clk にマップされたピンの出力信号を確認したところ、予想に比べて立ち上がり時間と立ち下がり時間が非常に悪いように見えました。それぞれ約70nsです。PlanAhead の [Slew Type] および [Drive Strength] 設定はこれを変更しません。スコープを除いて、Nexys 3 ボードの PMOD ピン ヘッダーには何も接続されていません。誰が何を試すべきかについてのヒントを教えてもらえますか? ありがとう！
verilog - Verilog を使用した Spartan 3e キットでの DAC の実装
Spartan 3E スターター キットに DAC を実装するための 2 つのコードを書きました。シミュレーションでは問題なく動作しているように見えますが、チップスコープに接続してボードにロードすると、常に値が 0 になります。また、重大な警告がないことにも気付きました。コード 1:
最上位モジュールは次のように定義されています
明らかに最上位モジュールには I/O ポートの説明もあります。
コード 2:
私が使用したUCFファイルは次のとおりです
誰かが私の問題を解決してくれるとは思っていませんが、過去 2 週間からこれらのコードをデバッグしていて、問題を見つけることができないので、どうすることもできません。誰かが私にエラーを指摘してくれると本当に助かります。いくつかのサンプル コードも試しましたが、すべて VHDL で記述されているため、あまり役に立ちませんでした。それでもロジックを一致させようとしたところ、同じであることがわかりました。
verilog - 2桁のBCDをバイナリに変換する方法は?
fpgaボード(spartan 3)をベースに電卓を作りたいです。私はこの次のコードを持っています
ただし、提供されているコードはバイナリの BCD への変換のみを行います。このアルゴリズムを逆にする方法を探しています。BCDをバイナリに変換するより良い方法はありますか?
matlab - シリアル通信デバイスなしで com ポートを介して通信をテストするためのシリアル監視方法
ISE デザイン ツールキットでシミュレートおよび合成された Verilog コードがあります。インプリメンテーションに使用する FPGA Spartan 6 デバイスがあります。しかし、デバイスに問題があり (おそらく電源の問題)、デバイスを PC に接続すると、どの COM ポートでもデバイスを使用できなくなります。そのため、デバイスを介したシリアル通信用に作成した Matlab コードが目的の仕事をするかどうかを確認したいと思います。したがって、シリアル com デバイスを PC に接続せずに、任意の COM ポートを介してシリアル通信をテストする方法が必要です。Matlab から Rx シリアル データを COM ポートに送信できる方法はありますか? ソフトウェアまたはその他の方法は高く評価されます:)