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fpga - ザイリンクス Virtex6 ブロックの RAM 幅
Virtex-6 BlockRAM について混乱しています。
15 ビット アドレス (32,768 ワード) と、1 ワードあたり 12 ビットの書き込みおよび読み取りデータを使用して BRAM を実装したいと考えています。インプリメントされたデザインを調べたところ、これには 12 個のブロック RAM が使用されていることがわかりました。これは、Virtex-6 の各 BRAM に 1 ビット データがあるということですか?!
Virtex-6 の各 BlockRAM のデータ幅と容量は?
fpga - FPGA の部分的な再構成を中止すると、未定義の状態になる可能性はありますか?
再構成可能なCPUの再構成コントローラーに取り組んでいます。私が実装しようとした機能の 1 つは、CRC エラーを適切に処理することと、再構成中にアボートできるようにすることです。Virtex7 ボードを使用していますが、ug702.pdf (98 ページ) で説明されているように、CRCエラーの後にビットストリームをリロードしても問題ありません。
一見すると、ドキュメントに記載されているように動作しているように見えます。つまり、CRC エラーが発生した場合、再構成コントローラーが CPU に通知し、CPU がコントローラーに新しいビットストリームを提供します。また、CPU はコントローラーに中止コマンドを送信でき、コントローラーはドキュメントに記載されているようにそれを中止します。
ただし、散発的にしか機能しないようで、システム全体がフリーズすることもあれば、無意味な例外が発生することもあり、無条件のジャンプが行われないこともあるようです。
部分的なビットストリームが送信されるコンテナーはパイプラインとバスに相互接続されているため、どこかで失敗したのか、それともこれが予期されていたのかはわかりません。ザイリンクスの PDF を読んだことを覚えていますが、ビットストリームの最後で desynch コマンドが検出されるまで、ビットストリームは最終的にコンフィギュレーションされません。これは、完全なパーシャル ビットストリームがエラーなしでファブリックに読み込まれるまで、ファブリックは影響を受けないということですか? したがって、デザインの残りの部分には影響しません。または、部分的にロードされた部分ビットストリームが実際に fpga に構成されており、その出力であらゆる種類の奇妙な信号をトリガーできますか?
input - デザインに入力信号 Din しかない場合に、テスト機器からの LVDS 信号を fpga virtex 5 に接続する方法を教えてください。
PM2 モジュールのピン コネクタで A1 に din+ を、A2 に din- を提供し、FPGA に接続しますが、FPGA の AG7 ピンに接続された最上位の vhdl デザイン モジュールには入力ポート「din」が 1 つしかありません。UCF ファイルでの接続方法を教えてください。
syntax - virtex 5 の IOBDELAY の UCF ファイルの構文は何ですか?
IOBDELAY=NONE を指定してもエラーが続く この構文は、IBUFDS の言語テンプレートから取られました。
buffer - BUFIO および BUFG を使用したクロック領域への到達
高速 ADC からデータとクロックを受信する Virtex 6 でソース同期レシーバを実現する必要があります。SERDES モジュールの場合、2 つのクロックが必要です。これは基本的に入力クロックであり、BUFIO と BUFR (推奨) によってバッファリングされます。私の写真が状況を明らかにしてくれることを願っています。
問題は、隣接していない別のクロック領域にあるために BUFIO からアクセスできない IOB があることです。友人は、MMCM を使用し、すべての IOB に到達できる BUFG に出力を接続することを勧めました。これは良い考えですか？以前に MMCM を使用せずに、LVDS クロック バッファーを BUFG に直接接続できませんか。
FPGA アーキテクチャとクロッキング領域に関する私の知識はまだ非常に限られているため、誰かが良いアイデアや賢明な言葉を持っているか、過去に同様の問題の解決策を考え出したことがある人がいれば幸いです.
vhdl - ザイリンクス EDK での不透明な platgen エラー
これは以下で実行されています:
- Ubuntu 64LTS
- ザイリンクス プラットフォーム スタジオ 14.7 (lin64)
PLDkit が提供する Virtex 5 ボードmicroblaze_demoに含まれるプロジェクトを実行しようとしていますが、非常に役に立たないエラーが発生します。
短いエラー ログ
残念ながら、system_microblaze_0_wrapper_xst.srp私が見る限り、作成されることはありません。サイズ上の理由から、完全なビットストリーム ビルド ログはpastebinにあります。
私はPLDkitが提供する指示に従おうとしているだけです - 私は以前にmicroblazeを使ったことがありません。これを解決するにはどうすればよいですか?
system.mhs
コアはmpmcバージョンを更新する必要がありましたが、以下のコードは提供されているコードと同じです。
verilog - Virtex 6 の ISE で単純なプロジェクトを合成しようとしています。合成レポートを生成したときに、最小期間が計算されませんでした。
virtex 6 の xilinx 14,1 でプロジェクトを実行しています。合成レポートを作成しました。視聴中に最低期間が見つかりませんでした..助けてください。
スピードグレード: -3
最小期間: パスが見つかりません
クロック前の最小入力到着時間: 15.397ns
クロック後の最大出力所要時間：0.562ns
最大組み合わせパス遅延: パスが見つかりません
最大周波数を自動的に計算するために必要なもの。