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For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
system-verilog - 回路図をモデル化するモジュールの SystemVerilog テストベンチを作成していますが、トランスクリプト ウィンドウにポート Y への接続がないと表示される理由がわかりません。
次の回路図は、モジュールをモデル化したものです。これは、連続した割り当てを使用する必要がある SystemVerilog HW 割り当てです。シグネイチャーモデルを譲っていただきました。回路に遅延がないことに注意してください。私が抱えている問題は、自分が何をしているのかよくわからないことです。SystemVerilog は初めてで、独自のテストベンチを作成する必要があるのはこれが初めてです。 モデルへの回路図
モジュールコードは次のとおりです。
これは、これまでのテストベンチ コードの内容です。
この割り当てでは、「この回路のテストベンチは、1 つの初期ブロックに $monitor() ステートメントを設定し、入力を変更する間に #5 ns の遅延ですべての可能な入力の組み合わせを生成する必要があります。」シミュレーションには QuestaSim または ModelSim を使用します。これはトランスクリプトとウェーブ ウィンドウです。 tbプロジェクトウィンドウの 切り取り ウェーブウィンドウの切り取り tb
時計を追加する必要がありますか? ポート Y の接続が見つからないと表示されるのはなぜですか? 波形ウィンドウは正しいように見えますか?
verilog - casez ステートメントの「=」付近の Verilog 構文エラー
デジタル設計コースのラボで、部分的な ALU を設計しています。私はその演算を定義し、casez ステートメントを使用して、4 つの 2- sel のビット コンボ:
casez ステートメントを常に @ 内に埋め込んでいますが、出力がワイヤであることが原因であると思われる構文エラーが発生します。しかし、その一見単純な問題を回避する方法がわかりません。assignステートメントの前に宣言された変数をregに変換しようとしましたが、ワイヤに変換する際に問題が発生しました。Verilog がどのように機能するかについての洞察を本当に感謝します。残念ながら、私の教授は SystemVerilog で教えていますが、私たちのラボは Verilog である必要があります。
ありがとう。
verilog - D シーケンス 1101011 の FlipFlop シーケンス ジェネレーターが結果を生成しない
module で DFlipFlop のモジュールを作成し、モジュールでDFF4 つのモジュールをインスタンス化しましたseqgen。結果を出すことができません。どこが間違っているのか教えてください。