問題タブ [digital-design]

こんにちは、ispLEVER を介して vhdl ファイルから .jed ファイルを作成しようとしています。ヒューズ マップを作成しようとすると問題が発生し、le という名前の 1 ビットのポートをピン 23 に割り当てることができません (GAL22V10-15LP には 24ピン）

これが私のvhdlコードです

入力ファイル: 'untitled.tt2' デバイス 'p22v10g' 注 4068: ピン 23 のレジスタ タイプ le が無効であるため、信号ファイルを (ピン 23 に) 割り当てることができません。

デザインが合わない

フィット完了。時間: 1 秒。

完了: 終了コード: 0001 で失敗しました

編集ファイルをすべての状態に追加しましたが、別のエラーが表示されますコードは次のとおりです

エラーは次のとおりです。 注 4059: 出力ファイル ピン 23 のタームが多すぎるため、信号ファイルを (ピン 23 に) 割り当てることができません。 注 4068: レジスタ タイプが 'le ' ピン 23 は無効です。

私はザイリンクス HLS の初心者です。チュートリアル ug871-vivado-high-level-synthesis-tutorial.pdf (77 ページ) に従っています。

コードは

合成後、次のようなレポートを受け取りました

アドレス ポートの幅が、アクセスする必要があるアドレスの数 (32 アドレスの場合は 5 ビット) に自動的に一致するように設定されていることに混乱していますか?

助けてください。

次の場合、数値Encoderの優先度が高くなります。bigger初期状態が の場合、0何回後clock pulse、Q after being 1状態を に変更しzeroます。

私の教授、(3) と言ってください、なぜですか?

Verilog の初心者で、if-elseループの定義中に問題が発生しました。エラーメッセージは

指定されたコード内のすべての割り当てステートメントについて、ネットはこのコンテキストでは正当な左辺値ではありません。

完全なプログラムを以下に示します。すべてのモジュールが適切に定義されており、エラーはこの部分にのみあると確信しています。

私のテストベンチでは、RTL で特定のモジュールの出力を強制することにより、システム条件をシミュレートしたいと考えています。

しかし、強制コマンドでこれを行うと、モジュール内の出力を駆動するワイヤも強制され、システムの他の部分も影響を受けます。私が本当に必要としているのは、次のように、内部状態を変更せずにモジュールの出力を強制することです。

RTL コードをまったく変更できません。テストベンチからこれを達成する方法はありますか?

Verilog で加算および減算プログラムをプログラムしようとしています。問題は、加算または減算を実行するモジュールの Verilog での実装とテストです。Mux は、どちらか一方の結果を通過させるかどうかを選択し、選択した結果をバイナリから 7 セグメントの表示形式にデコードします。Verilog モジュールには 3 つの入力があります。A と B という名前の 2 つの 4 ビット入力と、選択入力 S です。回路は 2 つの数値を加算し、A から B を減算する必要があります (コードに AB を含めるのと同じくらい簡単です)。S の値 (つまり、1 か 0 か) に応じて、加算の結果または減算の結果を通過させる必要があります。

これは私が持っているコードです: module AddOrSubtractThenSelectAndDecodeInto7SegmentsDisplay(A,B,S,Result,Overflow,Display);

インストラクターのテスト ベンチを実行すると、表示以外のすべての行が緑色になります。Display[6:0] xxxxxxx と表示され、その後に赤い線が続きます。私はこれを修正しようとしてこれを見て2日間過ごしました。何か助けてください。