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vhdl - VHDL ブロック間の接続のリストを生成するにはどうすればよいですか?
VHDL ファイル内の高レベル VHDL ブロック間のすべての信号接続のリストを生成したいと考えています。
たとえば、これは Quartus の RTL ビューアが行うことですが、グラフィカルに表示されます。
結果をグラフィックではなくテキストにして、次のようにしたいと考えています。
これとまったく同じである必要はありませんが、この一般的な高レベルの接続情報を伝える必要があります。
Quartus またはその他の VHDL ツールでこれを行う方法はありますか?
vhdl - VHDL のユニバーサル シフト算術右シフト
ユニバーサルシフト算術演算子を設計しています。以下に示す方法で32ビットマルチプレクサ（デコーダ）を使用する以外に、それを達成するためのより良い方法はありますか?
sum - Verilog の BCD Adder
Verilog で BCD Adder を作成しようとしていますが、モジュールの 1 つに問題があります。具体的には、2 つの BCD 桁を取得して加算する加算器です。つまり、2 桁の合計が 9 以下である場合、それは正しいという考え方です。ただし、これよりも大きい場合は、オフセット 6 を追加する必要があります。これまでの私のVerilogコードは次のとおりです。
とにかく、ザイリンクスで合成しようとすると、次のエラーが発生します。
ERROR:HDLCompilers:247 - "DIGITADD.v" 行 33 スカラー ワイヤ 'c2' への参照は、正当な reg または変数左辺値ではありません
ERROR:HDLCompilers:247 - "DIGITADD.v" 行 33 スカラー ワイヤ 's2' への参照は、正当な reg または変数左辺値ではありません
ERROR:HDLCompilers:42 - "DIGITADD.v" 行 33 プロシージャル代入の左側が不正です
ワイヤをregに変更するなど、いくつかの変更を試みましたが、まだ機能しません。どんな助けでも大歓迎です。
vhdl - ポートの幅を維持する
他のデザインでネットリストを再利用しようとしていますが、うまくいきません。
ネットリストに変換されるコンポーネントがあります。
デザインでは、sel（4から0）だけを使用しています。合成ツールはこの動作に気づき、警告を出します。
'警告：Xst：647-入力sel <31：5>は使用されません。
プロパティを使用してネットリストを生成しています。
- 階層を維持=true
- I/Oバッファの追加=オフ
このネットリストを他の回路のブラックボックスモジュールとしてインスタンス化するたびに、エラーが発生しました。
エラー：NgdBuild：76-ピン「sel <31>」を含むブロック上の1つ以上のピンがファイルに見つからなかったため、ブロックにマージできません。
selのサイズを維持するにはどうすればよいですか？selはバスに接続されているため、32ビット幅である必要があります。
image - PC から FPGA への画像の読み取りとその逆
PC から FPGA キット (ALTERA DE2-70) に小さいイメージ (tif 形式) を読み取って処理し、それを PC に書き戻す必要があります。Verilog でそれを行う方法がわかりません。
Cでできますか？その場合、C/HDL コードを組み合わせて連携するにはどうすればよいですか?
ありがとうございました！
c - FPGA 用のオープン ソース OCR システム
C または HDL での FPGA 用の OCR のオープン ソース (オープン コア) 実装を知っていますか? どこでそれらを見つけることができますか?
ありがとう
verilog - Verilog リンティング ツール?
Verilog 用の良いリンティング ツールは何ですか? LUT、PLL などの特定のベンダー固有のプリミティブを処理または無視するように構成できるものが望ましいです。
私は最近、verilator-3.810 を試しましたが、すぐに使用できるようにするには、プリミティブについて少し助けが必要です。
では、Verilog のそれほど厳密ではない構文を処理するために、どの (リンティング) ツールを使用していますか?
vhdl - VHDL のプロシージャに変数を渡す
2 つの数値を追加する次の簡単な手順があります。
次のようなプロセスでこの手順を利用したいと思います。
ただし、コンパイルしようとすると、Modelsim はサブプログラム "add_elements" の実行可能なエントリがないと教えてくれます
ここで何がうまくいかなかったのか、add_elements プロシージャの署名に何か問題がありますか?
どうもありがとう！
vhdl - シミュレーションとハードウェアの不一致
私は非常に単純な問題を抱えていますが、何がうまくいかないのか頭に浮かびません。基本的に、シミュレートするとすべてが正常に機能しますが、ハードウェアで実行すると間違った結果が得られます。基本的に、エンティティの動作を決定する 2 つの ctrl シグナルがあります。
テストプログラム
ご覧のとおり、何らかの理由で最後のビットが間違っています。出力の計算で実際に使用される前に、レジスタ tx が最初に書き込まれるように、タイミングに何か問題があるに違いありません。
この問題を解決する方法を知っている人はいますか?
どうもありがとう！