問題タブ [hdl]

次の構造を持つ VHDL のエンティティがあります。

ファイルを開くのに問題はありません。すべてが機能します。私は問題があります。テストベンチを作成して実行するときは、通常、エンティティのインスタンスを 1 つ作成します。しかし、私の場合は、2 つのインスタンスを配置する必要があります。私の問題は、ファイル名との競合が発生し、1 つのプロセスが (同じ) ログ ファイルのオープンと書き込みに必然的に失敗することです。

これを解決したいので、ここで質問します：

1. ポートにシグナルがあります。シグナル値をファイル名に追加してもよろしいですか? 残念ながら、これは最善の方法ではありません (そのようなことがうまくいくかどうかさえわかりません)。

2. テストベンチでエンティティのインスタンス名を表す変数を取得する方法はありますか?

3. ファイル名の最後に添付できるように、文字列をエンティティに渡す方法はありますか?

ありがとうございました

Nexys2 ボード用の RS232 モジュールを作成しています。現在、19200 に設定したいボー レート コントローラに問題があります。

このために、私は Mod-M カウンターを使用しています。多くの ISim シミュレーションの後、私のコードの問題は mod-m カウンターにあり、ティックが生成されません。

すべての clk 入力をテストし、正常に実行しましたが、問題は r_reg および r_next レジスタにあるようです。ISim でこれらのいずれかを q に出力すると、UUUUUUUU が表示されるため、信号が生成されていないようです。このことから、r_reg と r_next の 2 つのレジスタが作成されていない、または値が格納されていないと推測できます。符号なしを使用する場合に問題はありますか?

念のため、書籍『FPGA Prototyping with VHDL』(表示されているコード) から mod-m カウンターをコピーしましたが、それでも機能せず、q 出力は UUUUUUUU です。

nexys2 50mzクロックからボーレートを作成するより良い方法があれば、それも歓迎します!

乾杯

文字セットから可能なすべての組み合わせを生成する必要があります。

生成されたパターンはこのように出力されるはずです。

これは 8 の長さで行われますa=>zzzzzzzz。私は C で例を書くことでこの問題に取り組み、これには再帰関数を使用しました。ざっくばらんに書かれていることは承知していますが、ご理解いただけると幸いです。

私の質問は 2 つあります。

1. VHDL で再帰を使用する必要がありますか?
2. そうでない場合、どうすれば問題に取り組むことができますか?

アップデート：

したがって、最終的な目標は、コードを合成し、値をクロック付きポートに出力することです。コメントを読んで理解したように、深さ 2 を超える再帰は悪い考えかもしれないので、再帰なしで他の方法で解決するのがおそらく最善です。

再帰以外の方法でこれについて考えるのに苦労しているので（理解できないようです）、ポインタや提案（コードでさえも！）をいただければ幸いです。

if else ブロックを使用して単純なシフト レジスタをコーディングしています。control = 2'b00制御信号が(デフォルト値を保持することを意味する)場合は、else ブロックが正常に機能することに気付きましたが、制御値を指定control = 2'b11すると、右にシフトし始めます。これは、私が望むものではありません。

else ブロックが選択的に機能するのはなぜですか? control = 2'b00との両方control = 2'b11が else の場合でも?

以下のコードとスクリーンショット:

編集：

上記も動作しませんでした..しかし、ケースで修正しました。

LED が 15 秒以内のランダムな時間に点灯するようにしたい。たとえば、ボタンを押した後、ランダムに 4 秒または 7 秒後にオンにする必要があります。

15 秒の遅延を生成するコードを思いつきましたが、この間にランダムな時間を選択する方法がわかりません。

以下は、15 秒の遅延のコードです。

また、合成可能なソリューションが必要です。

Verilogでカウンターを作り、ハードウェアで実現しました。しかし、私は動作を説明することはできませんコードは次のとおりです。

ハードウェアでは、 をrst押すと、カウントしていた時点で LED がフリーズします。正確にゼロになるわけではありません。をアサートrstすると、 を解放しない限り変化しないゼロ以外のランダム パターンが表示されrstます。

私の質問は:if(rst) beginブロックが実行されると、counterが 0 に設定されます。LED は からコンボ ロジックとして割り当てられているためcounter、すぐに反映されるべきではありませんか?

次の Verilog コードがあります。

Xilinx Platform Studio でこのデザインのネットリストを生成しようとすると、次のようなエラー メッセージが表示されます。

私は完全に立ち往生していて、何をすべきかわかりません。

動作に近いように見えますが、7行目で混乱しているようです。

私はDMuxを次のように実装し、それをツリーのように使用しています。

HDL（verilog）にハードウェア乱数ジェネレーターをどのように実装しますか？

どのようなオプションを検討する必要がありますか？

この質問は、自己回答形式に従っています。追加の回答と更新をお勧めします。

次のブール式があるとします。

AND（^）とNOT（〜）のみを使用してそれをどのように表現できますか？答えは欲しくない、どうやってやるのか。