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verilog - Using '<=' operator in verilog
Can any one explain me the reason why this particular module doesn'twork when we use '<=' instead of '='
And what we should ensure in order to use '<=' in verilog.
verilog - Verilog での配列エラーの初期化
配列を初期化するとsbox、構文エラーが発生します。私を助けてください。
これは実際にはsboxです。表示されていたエラー:
「=」付近: 構文エラー、予期しない「=」、IDENTIFIER または TYPE_IDENTIFIER が必要です
私はmodelsimシミュレータを使用していました
testing - FPGAなしでHDLコード（Verilog / VHDL）をテストしますか？
viをエディターとして使用してVerilogでモジュールを作成しましたが、テストしたいと思います。ボードがない場合のオプションは何ですか？モジュール入力を与えるにはどうすればよいですか？結果はどこで確認できますか？ちなみに私はVCSにアクセスできます。
ありがとうございました。
verilog - SystemVerilog の構造体内の共用体に代入パターンを使用する
これは説明用の例です。SystemVerilog では、配列割り当てパターンと構造体割り当てパターンの構文があります。ここでのユニオン構造がパックされているかアンパックされているかに関係なく、合成可能かどうかに関係なく、割り当てパターンの有効な使用法ですか? はいの場合、 union にはどのような値を指定する必要がありますxか?
いいえの場合、アンパックされた構造のフィールドごとに初期値を指定する必要があるということですか?
vhdl - VHDLで配列リテラルを表現するには?
次の型宣言があります。
空のキャッシュセット定数を定義したい:
ポイントは、配列リテラルの作成方法がわからないことです。
いくつかのメモ...
サブセット内の単語をアドレス指定するために 2 つの別個のフィールドを使用しているという事実を気にしないでください。ただし、キャッシュセットとサブセットに対しても同じことを行う可能性があります。ポイントは、サブセット内の単語にも配列を適用することです。 ...
verilog - Verilogで数値を10倍する
Verilogで2進数を10倍するにはどうすればよいですか? それは同じくらい簡単ですか
Windows 8 にアップグレードし、私のザイリンクスは ATM で動作しています。計画段階でできるだけ早く知る必要があります。
verilog - Verilog：Regは宣言されていません
これがreg割り当ての宣言です
しかし、モジュールの最後の行で、同じreg割り当てを指しているこのエラーが発生します。
誰かがこれで私を助けることができますか、verilogでの私の全体の経験はただの本です:(
verilog - クイック Verilog HDL プロンプト (初心者向け)
私は Verilog HDL の初心者で、ロジック ダイアグラムからいくつかのモジュールをモデル化しようとしています。2本のワイヤがNANDゲートに入力され、その後別のインバータが続く場合、それは理論的にはANDゲートになりますか? 必要な出力線はインバーターの反対側にあるためです。そうだろうか。
A と B が入力で、F が出力です。また、将来の知識のために、Verilog を使用してインバーターを実装するにはどうすればよいですか?
variables - Verilog HDL ネゲート モニター変数
私は今日の時点で Verilog HDL を教えており、理解しようとしています。論理図の例を通過する変数の反対/否定をビット形式で表示しようとしています。
否定された変数を表示するためにさまざまな組み合わせを試しましたが、「X」の出力しか得られません。
vhdl - VHDLモジュールを効果的に活用するには？
ここにはいくつかの質問があります。
最近、SPI マスターを作成し、完全にシミュレートして、期待どおりに動作することを確認しました。ここから、SPI バス上の ADC から受け取った値を取得するように 7 セグメント ディスプレイ コンポーネントをセットアップした別のデザインで使用したいと思いますが、これで混乱したと思います。点。
転送を開始するには、他のパラメーターを含むパルスを SPI マスターに送信し、ビジー信号がアサート解除されるのを待ってから、他のパラメーターを送信する必要があります。新しいデザインで SPI マスターを実装する最善の方法がよくわかりません。
コンポーネントとして設計に使用しますか? より良い方法はありますか？
コンポーネントでなければならない場合、最上位デザインで新しい入力/出力にマップするのではなく、そのコンポーネントからピンに直接出力するように設定する方法はありますか?
たとえば、SCLK、MOSI、MISO、および CS があります。トップレベルでマッピングするのではなく、直接出力することはできますか? トップレベルを簡素化し、扱いにくくするようです。
また、「このデータをSPI経由で送信し、受信したものを返す」という機能を設定することは可能でしょうか?
私はまだこれらのものをまとめる方法について頭を悩ませているので、助け/例は大歓迎です。利用可能なすべての例/チュートリアルは、2 つの半加算器、論理ゲートなどの使用などに基づいているようです。これは、非常に単純な場合にのみ役立ちます。
編集：私のSPIマスターのエンティティ