問題タブ [hdl]

その意味は何ですか？

• いつも @ *

そのステートメントを使用した後に起こりうる副作用はありますか？

違いは何ですか：

と

を実行dataoutput = 52'bxした後、2番目は1になりますが、最初は0になります。なぜですか。（0または1は比較結果です。）

ghdlDebianでコンパイルできる VHDL ファイルがいくつかあります。同じファイルが、ASIC 実装用に一部変更されています。アルゴリズムには、1 つの「大面積」実装と 1 つの「コンパクト」実装があります。もう少し実装を書きたいと思いますが、それらを評価するには、さまざまな実装がどれだけの領域を占有するかを比較できる必要があります。

独自のコンパイラをインストールしたり、ハードウェアを入手したりせずに、評価を行いたいと考えています。十分な評価基準は、GE (ゲート等価) 面積の見積もり、または一部の FPGA 実装に必要なロジック スライスの数です。

ザイリンクスでカスタム IP を作成したところ、Verilog で必要な user_logic ファイルが生成されましたが、コードを変更すると問題が発生します。

私が必要とするのは、データが FSL に送られ、いくつかの追加が実行され、値が MicroBlaze に返されるように実装することです。データは送信されていますが、現在は返されています。

これはVerilogに関連する質問です。XILINXISEを開発環境として使用しています。

genvarを使用して自動的に生成されるシミュレーションの変数にアクセスしようとしていますが、次のエラーが表示されます-> HDLCompiler：71

問題の例：

合成またはシミュレーションを実行すると、Sys_Modules[0..N-1].xmodインスタンスが作成されていることがわかります。

Sys_Modules配列にアクセスするシミュレーションに行を追加しようとすると、次のようになります。

Sys_Modules [i] .xmod.dataY

次のエラーが発生します。

HDLCompiler：71dataYはプレフィックスxmodで宣言されていません

シミュレーションで自動的に生成された値にアクセスする方法はありますか？

ありがとう！

トップダウン手法を使用して Verilog で回路を設計する場合、回路の動作から始めて、すべてのモジュールで詳細を定義し、合成可能な構造回路を構築できます。しかし、自分のコードが合成可能かどうかはどうすればわかりますか? Verilog での合成をサポートするために従うべきガイドラインはありますか。

memorygtkwave を使用して表示できません:

の波形を表示するために何を提案できますmemoryか?

または、gtkwave または任意の .vcd/waveform ビューアで 2 次元配列を表示する方法は?

私はビジュアル C++ 2008 で systemC を使用しています。単純な hello world プログラムを作成しました。ただし、このエラーが繰り返し発生します。

警告 C4996: 'sprintf': この関数または変数は安全でない可能性があります。

なぜこれが起こっているのですか？助けていただければ幸いです。

単純な8ビット2の補数を設計しようとしています。これが私のコードです：

twos_complement_of_8bits.v

この行でエラーが発生しました：

どうすれば修正できますか？