問題タブ [netlist]

XST (Xilinx ISE 14.7 スイートの合成ツール) を使用して、VHDL ソース ファイルをネットリスト (*.ngc ファイル) にコンパイルしています。

私のコードでは、ChipScope ILA などのいくつかのザイリンクス IP コアをデバッグ用に使用していますが、これも ngc ファイルとして事前に合成されています。ngc ファイルを 1 つだけお客様に発送したいと思います。これはコンセプト設計の証明であるため、彼にはシンプルなインターフェイスが表示されるはず
です
。

これらの ngc ファイル情報を 1 つの ngc ファイルにマージするにはどうすればよいですか?

ISE デザイン フローでは、[変換] を使用してすべてのネットリストを結合し、マップ ステップの入力であるNGDファイルを生成します。

私は階層を持つケイデンス回路図を持っています。コマンド ラインで si ネットリスターをバッチ モードで実行して、階層的な Verilog ネットリストを生成できます。フラットな Verilog ネットリストを作成できるかどうかを誰かが知っているかどうか疑問に思っていました。さまざまなオプションを試しましたが、機能しないようです。Google での検索では、これが可能かどうかについてさまざまな意見が寄せられているようです。

階層実行用の si.env ファイルは次のとおりです。

正直なところ、これらのオプションの多くが何をするのかわかりません。私はおそらく必要のないものを定義しています。文字通りネットリストにしたいだけです...シミュレーション用のセットアップは必要ありません。

Google 検索では、いくつかの場所で hnl* の代わりに fnl* を設定する必要があることが示されましたが、このフラットなネットリストを適切に機能させるためのレシピについて具体的なものは何もありませんでした。

誰かがこれの経験があり、フラットな Verilog ネットリストを適切に機能させることができたかどうか疑問に思っています。

ありがとう！

デザイン用の Cocotb 検証環境のセットアップに成功しました。RTL (私の場合は VHDL) での動作に満足しています。

私のデザインはジェネリックを使用しており、テンプレートに従って、Python コードのいくつかの場所 (主に run_test とモデル) でこれらのジェネリックの値を取得しています:
my_generic = dut.GEN_NAME.value

残念ながら、これはゲート レベル シミュレーションの場合には機能しません。これは、合成済みデザインにジェネリックがないため、dut.GEN_NAME.value が存在しないためです。

シミュレーション フロー (Cocotb の makefile) からパラメーター/ジェネリック値を取得する方向にすべて移動する必要がありますか?

もしそうなら、そうする最もクリーンな方法は何ですか? 環境変数を使用していますか?

(ちなみに、この側面がシミュレーターに依存するとは思わなくても、私は Questa を使用しています...)

あなたの助けとアドバイスをありがとう...