問題タブ [qsys]

次のように、別の「mytypes.vhd」ファイルで型を宣言しようとしています。

次に、エンティティを次のように定義します。

さて、これは機能していません。Altera Qsys ツールを使用してコンポーネントをライブラリに追加しようとすると、次のエラーが発生します。

問題は、エンティティ内で standard_logic_vector の配列、つまり多次元配列を定義しようとしていることに注意してください。代わりに std_logic の配列を定義すると、このコードは正しく機能します。

Qsys によって生成された Verilog を Quartus 合成の前に変更することはできますか?

Qsys の下でコンポーネントを設計しました。Quartus (14.0) プロジェクトの下に design.qsys ファイルを追加し、それを「トップレベル」として選択しました。

Qsys は design.v という名前の verilog トップ コンポーネントを生成しますが、それを変更すると、Quartus はプロジェクトを合成するときに変更を消去します。

fpga I/O (チップセレクトと書き込み) でいくつかのアバロン信号を «エクスポート» するように一番上のコンポーネントを変更して、オシロスコープで確認したいと考えています。

アルテラが Qsys (quartus 14.0) で提供するIP コア«Cyclone V Avalon-MM for PCIe»で DMA 転送を行うことは可能ですか?

アルテラは、dma 転送を行うために «Cyclone V Avalon-MM DMA for PCIe»という名前の IP コアを提供しています。ただし、この ip-core は 1x レーンの PCIe Gen1 をサポートしていません。

«Cyclone V Avalon-MM for PCIe» のデモ (ep_g1x1) デザインには、PCIe ip-core の Avalon-mm TX バスに接続された DMA ブロックが含まれています。

次に、このDMAブロックからルートコンプレックス（ホスト）にデータを書き込むことができるかどうか疑問に思っていますか? その方法が見つからないからです。

Altera Qsys では、10 個の入力パラレル ポート (pio1 から pio10 までの名前を付けます) を使用しています。各ポートは 12 ビットです。これらのパラレル・ポートは、Quartus 回路図の vhdl ブロッ​​クから値を取得します。回路図 bdf では、nios ii システム シンボルから pio1 から pio10 を確認できるため、これらの pio を bdf 内の他のブロックに接続できます。

私の質問は、これらの pio1 を pio10 にベクトル化する方法です。Nios システム シンボルから 1 行ずつ 10 個のピオがすべて表示されるのではなく、これらの 10 個のピオすべてをグループ化して、10 個ではなく 1 個だけが表示されるようにするにはどうすればよいですか? 私が見た 1 つの pio から、pio[1..10][1..12] という名前を付けることができます。最初のブラケットは pio1 から pio10 を意味し、2 番目のブラケットは bit1 からビット 12 を意味します。これは、各パラレル ポートが 12 ビットであるためです。

どうすればそれができるか教えてください。

Qsys では、12 個の入力パラレル ポートを使用しています (名前を にpio1しますpio12)。各ポートは 12 ビットです。vhdlこれらのパラレル・ポートは、Quartus 回路図のブロックから値を取得します。回路図bdfでは、nios ii システム シンボルから を確認できるので、これらの を の他のブロックに接続pio1できます。pio12piobdf

私の質問は、これらpio1をベクトル化する方法pio12ですか? Nios システム シンボルから出てくる12pio個すべてのピオを 1 行ずつ表示する代わりに、これらの 12 個のピオすべてをグループ化して、12 個ではなく 1 個だけを表示するにはどうすればよいですか? pio私が見たものから、pio[1..12][1..12] という名前を付けることができます。最初のブラケットは を意味pio1しpio12、2 番目のブラケットはビット 1 からビット 12 を意味します。これは、各パラレル ポートに 12 ビットがあるためです。

pio_helper.vhdこのファイルを使用して Qsys に新しいコンポーネントを作成しました。

ファイルは次のpio_helper.vhdlとおりです。

のアーキテクチャ動作pio_helperは

次のエラーが発生しました。いくつか質問があります。

1. これは純粋にデータ転送であるため、クロック信号とリセット信号はないと思います
2. writebyteenable_n12回出てくる(1回だけ許される)のに12回あるpioのに…どう変えればいいの?

警告: avalon_slave_0: 信号 writebyteenable_n が 12 回表示されます (1 回のみが許可されます) エラー: avalon_slave_0: インターフェイスには関連するクロックが必要です エラー: avalon_slave_0: インターフェイスには関連するリセットが必要です エラー: avalon_slave_0: インターフェイスには関連するクロックが必要です。

FPGA でいくつかのテストを行おうとしています。Quartus II v13.0 SP1 と Megawizard プラグインを使用してデザインに UART を追加しようとしているときに、利用可能な UART がないことに気付きましたが、Qsys ツールから利用できます。 .

私の質問は、Qsys システムからこの IP を追加することです。

NIOS II プロセッサを追加したくないので、Avalon MMS 機能 (レジスタによる) ではなく、信号 (そのポート) を使用してこの IP を制御したいと考えています。これが可能かどうかはわかりません。

もう 1 つの質問です。Qsys システムを開始する VHDL テンプレートを探していますが、.vhd ファイルが見つかりませんでした。これを Quartus II デザインに組み込むにはどうすればよいですか?

こんにちは、Qsys を使用して PLL を作成しようとしています。PLL は、FPGA のシリアル インターフェイスで使用することを目的としています。Modsimを起動してシミュレートすると。PLL から出力が得られません。もう少し調査して、modsim に PLL だけをロードしようとしたところ、次のエラーが発生しました。

** エラー: (vsim-3039) C:/altera/13.0sp1/____PROJECT____/ TSSD /PLL/PLL1/synthesis/PLL1.vhd(49): 'PLL1_altpll_0' のインスタンス化に失敗しました。
リージョン: /pll1 デザインのロード中にエラーが発生しました

PLL1 エンティティに表示される 4 つのモジュールのうち、以下を参照してください。

Modsim は下の 2 つだけを除外します。「pll1_altpll_0」および「pll1_altpll_0_altpll_4242」モジュールが表示されます

Loading PLL1.PLL1_altpll_0_dffpipe_l2c Loading PLL1.PLL1_altpll_0_altpll_4242 ** エラー: (vsim-3033) C:/altera/13.0sp1/____PROJECT____/ TSSD /PLL/PLL1/synthesis/submodules/PLL1_altpll_0.v(192): サイクロンのインスタンス化に失敗しました。 . デザイン ユニットが見つかりませんでした。

modsim内で開いたとき。

誰かが同様の問題を抱えていたり、Modsim または Qsys を使用してどこが間違っているのか知っていますか?

どうもありがとうD