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yosys - 奇妙な RTL 出力
【ヨシス0.8】
私の同僚は、Yosys にランダムなVerilog コードを投げて、Yosys がどのように反応するかを確認しました。
ここにあります：
および Yosys は、コマンドyosys -o synth.v x.vをスローします。
一部の構成は複雑になります。上記の結果コードは、元の Verilog コンパイラでコンパイルできる場合でも、最近の Verilog コンパイラではコンパイルできません。
なぜalways @({ }) beginコンストラクトと空なのalways @* beginですか? 見逃したオプションはありますか？
ありがとう