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iCE40 FOSS IceStorm FPGA フローの使用: yosys/iceStorm を使用して、3 ステート I/O ピン (双方向データ バス ピンなど) の Verilog をどのように記述しますか?

Yosys のパスで使用できる最も便利な属性は何ですか?

また、「setattr」を使用して特定のモジュール (つまり「カウンター」) に「keep_hierarchy」を設定する例を教えていただけないでしょうか。

Yosys: Yosys は初めてです。しかし、私は RTL コンパイラに精通しています。yosysを使用してモジュールを合成できます。Yosysを使用して「ゲートレベルの制約ファイル」を生成することは可能ですか? これは、Synopsys RTL コンパイラによって生成された sdc ファイルのようなものです。

これはおそらく yosys よりも iCEstick に関する質問ですが、Icestorm ツール チェーンを使用しているため、ここで質問します。

インターネット上のさまざまな場所が同意しているように見える、私のデザインのスタートアップ動作を指定したいと思います。これは、一般的に名前が付けられたrst信号に関連しています。そのような信号がどこから来るのかは私には明らかではなかったので、私は電源投入シーケンスを掘り下げました. 現在の理解は、このドキュメントの図 2 からのものです。

デバイスによって がハイに引き上げられた後CDONE、すべての内部レジスタが初期値にリセットされます。さて、各タイプのフリップフロップまたはハード IP がリセット信号を受信し、その内部状態で何かを行う方法についてのラティス ドキュメントをたくさん見つけましたが、それらの状態が何であるかを指定する方法をまだよく理解していません (またはそれらが何であるかを知っているだけでも、それらを使用できます）。

たとえば、電源投入後 (電源投入後のみ) 1 秒間 LED をハイにしたい場合、このリセット信号 (それが何であれ) が無効になった後にカウンターを開始する必要があります。

ice40ファミリのデータ シートとラティスのサイトを調べていると、グローバル セット/リセット信号の使用に関するこのドキュメントが見つかりました。GSRこれはファミリ データ シートの 2-3 ページの「クロック/制御分配ネットワーク」で参照されていることを確認しました。グローバル リセット信号は、グローバル バッファーの 1 つで使用GBUF[0-7]でき、グローバル/高ファンアウト分配ネットワークを使用してすべての LUT に (最大 4 つ) ルーティングできるようです。

これはまさに私が求めていたもののようですが、私のデザインでこれを使用する方法についての他の情報は見つかりません. GSR の使用に関するドキュメントには、次のようにネイティブ GSR コンポーネントをインスタンス化できると記載されています。

しかし、これがシミュレーションのためだけのものかどうかはわかりません。ここで私は完全に間違った方向に進んでいますか、それとも何かが欠けているだけですか? 私はFPGAとハードウェアに非常に慣れていないので、私のアプローチ全体に欠陥がある可能性は十分にあります。

私のプロジェクトで Yosys を使用しようとしていますが、FSM 検出について混乱しています。

この投稿を読みました: Yosys を使用した FSM エクスポート

私の質問は、Yosys が Verilog ファイルから検出した状態遷移についてです。上記のリンクが指す投稿では、状態 1 から状態 3 に移行する方法がわかりません。ただし、生成されたグラフにはあります。これはどのように？前もって感謝します。

Lattice ICE40_8K ブレークアウト ボードを持っていますが、ピン ペアを LVDS モード入力として設定する方法を知りたいです。

通常のシングル ピンとして設定する場合は、次のようにします。

それを LVDS 入力ピンに変更する方法と、追加のピンを割り当てる方法を教えてください。

ありがとう

編集：

それは次のようなものでしょうか?:

LVDS 入力がバンク 3 にしかないことは理解しています。バンク 3 のピン リストを教えてください。1 つを選択できます。

ありがとう

C/C++ 言語で記述された関数から最初に Gate Level Verilog を生成しようとしています。私のC関数はシンプルでゲートです：

Bambu-Panda ツールの使用

http://panda.dei.polimi.it/

この関数の Verilog 記述を生成することができました。

ただし、これは、私が理解しているように、ゲート レベルの Verilog ではありません。私がやりたいことは、SINGLE モジュール ネットリスト Verilog (単一モジュールのゲート レベル Verilog) を作成することです。

Yosys ツールでそのような Verilog を作成できることを理解しています。ただし、目的の出力には到達できませんでした。次の形式で出力したいと思います。

Yosysまたは他の合成およびシミュレーションツールを使用して、上記の高レベルのVerilogからこの種のゲートレベルコードを生成する方法についての説明を非常に感謝します.

また、C コードから Verilog を生成する方法と、そのようなタスクに推奨されるツールについての提案をいただければ幸いです。

特定の回路の各強接続コンポーネントを個別のサブモジュールに配置する手順を作成しようとしています。

そこで、Yosys の SCC パスに関数を追加して、各 SCC をサブモッドに追加しようとしました。機能は次のとおりです。

ただし、私のコードは正しく動作しません。問題は、私が使用する「選択」プロセスにあると思います。yosysソース内に、セルのベクトル（および名前のサブモジュール）を受け入れてサブモジュールに入れるユーティリティ/ APIがあるかどうか疑問に思っていました。