問題タブ [yosys]

iceprogArch Linuxでビットストリーム ファイルを iCEblink40-LP1K Evaluation Kit にアップロードしようとしています。

それからそれは不平を言います：

そしてlsusbショーのみ：

の出力は次のdmesgとおりです。

どうすればこれを修正できますか?

アップデート

私は試した：

と

しかし、それはまだ機能していません。

また、さまざまなデバイスをさまざまなクロック周波数で接続できると誰かが言っていることもわかりました。 https://tingcao.wordpress.com/2012/05/11/install-xilinx-cable-drivers-on-32-bit-ubuntu/#attachment_272

私の現在の iCE40 FPGA プロジェクトには、8 個の 2Kx2 ブロック RAM から構成される 4Kx8 RAM に接続された 8 ビット (ソフト IP) マイクロプロセッサが含まれています。FPGA の再コンパイルや再ルーティングを必要とせずに、新しいプログラム (8 ビット マイクロ用) を 4kx8 RAM にロードできると便利です。提案されたフローでは、a) FPGA ネットリストを解析して、8 つの 2Kx2 ブロック RAM (4Kx8 RAM を構成する) がどのように配置され、名前が付けられているかを把握する必要があります。b) 新しいプログラム (8 ビットマイクロ用) を含む Intel hex ファイルを 8 つのセクションに分割します。c) ビットストリーム内の 8 つのブロック RAM データ セクションをそれぞれ検索し、各セクションの現在のコンテンツを新しいプログラム コンテンツに置き換えます。icestorm または yosys プロジェクトの誰でも、この提案されたフローが可能かどうか (または解決策が既に存在するかどうか) コメントしてください。

submod コマンドを使用してトップ モジュールを分割する際に問題が発生しています。

単純なカウンターがあります (4 ビット カウンターの動作コードがあります)。その中に次のセルがあります。

次に、次のセルをサブモジュールに入れたいと思います。

select、setattr、を使用する方法がわかりませんsubmod。どんな助けでも大歓迎です。

ありがとうございました

私のカウンターのVerilogコード：

YOSYS (win32 の場合は YOSYS) が read_verilog _dump_ast コマンドを使用して AST 結果を取得できることはわかっていますが、結果はコマンド ウィンドウに表示されます。コマンド ウィンドウから結果をテキスト ファイルとして取得するにはどうすればよいでしょうか。どうもありがとうございました！

Yosys で特定のモジュールのシーケンシャルな深さと複雑さを計算する新しいパスを実装しようとしています。そのために、scc pass に触発されています。これを実装するには、モジュールの入力ポートから始まる DFS を具体的に実行する必要があります。そのために、入力ポートに直接接続されているすべてのセルを見つけようとしています。モジュールのポートから始めて、関連するワイヤを見つけます。

しかし、私が抱えている問題は、そこから入力ポートに直接接続されているセルを見つけることができないことです (wires/sigspec/sigpool タイプには、その目的のための APR はありません)。

どんな助け/ヒントも大歓迎です。