問題タブ [yosys]
For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
yosys - Yosys を使用して Verilog バスを個々のワイヤにフラット化する方法
ここで素朴な疑問。Yosysに配列を平坦化する方法はありますか? すなわち:
wire [1:0] rdata;になるwire rdata_1; wire rdata_0;
yosys - Yosys は視覚化のために nand としてゲートを解釈し、ゲートしない
https://github.com/nturley/netlistsvgと組み合わせて、純粋に視覚化のためにyosysを使用しようとしていました。yosys が生成した json ファイルを取得し、そこから SVG を作成するツール。Verilog コードがある場合:
NAND ゲートを持つ SVG ファイルを生成したいと考えています。次の Yosys コマンドを使用します。
Yosys は assign ステートメントを AND ゲートと NOT ゲートとして解釈し、次の json を出力します。
とにかく、yosysに行をnandゲートとして解釈させ、jsonを次のように出力させる方法はありますか:
それとも、これはできることではありませんか。