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yosys - yosysを使用したゲートレベルの解析
次の順次ゲート レベルのネット リストを解析したいと考えています。そして、出力によってゲートの順序 (ポートの順序) が得られるので、コードで他の計算を行うことができると期待しています。私はyosysコマンドを使ってそれをやろうとしましたread_verilog s27.v。コードをデバッグすることはできましたが、セル ライブラリや、ゲートの順序付けを行うためのものを取得できませんでした。
PS: 私は abc コンパイラを使用してそれを試みましたが、ゲートではなく主要な入力と出力の順序しか得られませんでした。以前に yosys がそれを実行できるかどうかを尋ねたところ、肯定的なフィードバックが得られました。
yosys - yosys で abc を実行中にエラーが発生しました (win32)
コマンドabc -liberty cmos_cells.lib(論理マッピング) の使用中に次のエラーが発生します。veriogコードをtechmap、fsm map、memory mapすることができました。dfflibmap は問題なく実行されます。
verilog - Yosysを使用したネットリスト検証
yosys で自分のデザインを検証できるかどうか尋ねたいと思います。ネットリストを再合成し、yosys を使用して実行 (トポロジー順序) を取得しました。
ここで、いくつかの入力をネットリストに挿入し、出力を確認して、このデザインの検証を確認したいと思います。
たとえば、モデルに s27 ベンチマークを使用しました。設計の出力が s27 ベンチマークの出力と一致することを確認したいと考えています。私はyosysマニュアルを調べましたが、それを行うコマンドを知ることができませんでした. また、Veriwell などの他のツールも使用しました。しかし、私は yosys を使用することを本当に好みます。
yosys - Yosys トポロジー順序コマンドに「割り当て」操作がありません
私はプライバシー保護検証ツールに取り組んでおり、問題のように yosys を使用してネットリストのトポロジー順序を取得しました ( yosys を使用したゲート レベルの解析)。それは完全に機能しており、ほとんどの場合、正しい順序で注文できました。ただし、iscas89 s386 のように割り当て操作を行う場合、セルからこの出力を取得するために and を追加しましたが、セルの出力順序が間違っていました (O1 O2 O3 O4 O5 O6)。以下に例を挙げます。
入力 01110110010 の場合 (特定のクロック サイクルで) s386 の予想される出力は : 11000000 ですが、取得しています: 0011000
コードを手動でデバッグした後、代入操作のトポロジー順序が間違っていることがわかりました。yosys は代入操作を考慮せず、そのままにしておきました。以下はネットリストとyosysの出力です
S386 ネットリスト:
Yosys コマンド:
Yosys出力:
あなたの助けとフィードバックに本当に感謝しています。
asic - ASIC合成のタイミング解析レポート
ASIC合成の配置配線前のタイミング解析レポートを取得する際に問題が発生しています
タイミングを取得するには、フローのステップでABCを使用する必要があります。
1-ストラッシュ - 現在のネットワークを AIG (2 つの論理ゲート「AND/OR」を持つグラフ) に変換します。
[*構造ハッシュは純粋な組み合わせ変換です]
2- scorr - このコマンドが何をするのか知りませんでした。最初の質問は次のとおりです。このコマンドは何をしますか?
2.1 このコマンドを使用すると、いくつかのエラーが発生します。
次のような組み合わせ回路を使用する場合
iget エラー ABC:エラー: ネットワークは組み合わせです (「fraig」または「fraig_sweep」を実行してください)。
yosysからのsynth.log出力：
シーケンシャルのようなものを与えると
また、同じエラーがあります
イゲット
3-エラーから、「fraig」または「fraig_sweep」を実行する必要があることがわかります
3.1フレグ-
現在のネットワークを機能的に削減された AIG に変換します
3.2 fraig_sweep論理ネットワーク内で機能的に同等なノードを検出します。fraig とは異なり、このコマンドはネットワーク構造を保持し、機能的に同等のノードのみをマージします
4- ifraig私はそれが何をするのか、またこのコマンドが何をするのか知りませんでした?
5-リタイム /map コマンドで {d} の意味
で:
**
**
dch -fでは、スクリプト ファイルを指定する必要があります**?** そして、dchコマンドは何をすべきでしょうか?
そして、なぜマッピングに失敗したのですか？
**
*一言で言えば、ASIC の配置配線前のタイミング解析レポートを取得して印刷するにはどうすればよいですか?
また、並列、順次、またはすべての verilog ファイルで機能しないすべての回路で機能しますか?
そして、ABC の各ステップで何をすべきか知りたいですか?
**verilog - yosys出力からシミュレーション波形を作成することは可能ですか?
iverilog を使用したシミュレーションは適切な方法ではないことがわかりました。合成しないデザインをシミュレートできます。逆に、合成するだけでなく、物理ハードウェアで意図したとおりに機能するデザインをシミュレートするために iverilog を使用して合成しません。
私が理想としているのは、yosys の出力 (blif ファイル) を取得して、より信頼できるシミュレーション波形 (vcd) を作成することです。